WikiLabs - Contribuții utilizator [ro]

CID Lab Lucrarea 5

2018-04-18T16:00:52Z

Mdascalu: /* Exercițiu */

Circuite Integrate Digitale (laborator)

2018-03-05T13:33:34Z

Mdascalu: /* Tutoriale și documentații */

== Scopul laboratorului ==

Scopul laboratorului de Circuite Integrate Digitale este de a introduce studentului conceptele necesare pentru design digital, asimilarea unui nou limbaj, Verilog, utilizat pentru descriere hardware, precum și familiarizarea cu unelte software de simulare și sinteză.

== Tutoriale și documentații ==

# [[Introducere. Verilog HDL]] (Sintaxa [[Verilog]])
# [[Introducere în sinteza pe FPGA. Xilinx ISE]], [[Tutorial Xilinx ISE (14.7)]], [[Tutorial Quartus II]], [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1], [http://wiki.dcae.pub.ro/images/3/37/Pin_Assignments_Cyclone_V_.pdf Conectarea pinilor pe placa DE1-SoC]
# [[Memorii ROM]]. [[Dispozitiv de IO: Afișajul cu 7 segmente]]. [[Circuite secvențiale]]. [[Numărătorul]].
# [[Memorii RAM]]. [[Circuitul de debounce]].
# [[Divizorul de frecvență]]. [[Generator de impulsuri cu factor de umplere variabil]]. [[Decodorul]].
# [[Automate]]. [[Tastatura PS2]].

== Lucrări de laborator ==

# [[CID Lab Lucrarea 0]]
# [[CID Lab Lucrarea 1]]
# [[CID Lab Lucrarea 2]]
# [[CID Lab Lucrarea 3]]
# [[CID Lab Lucrarea 4]]
# [[CID Lab Lucrarea 5]]


== Regulament de desfășurare a laboratorului ==

Următoarele reguli se aplică activităților desfășurate în cadrul laboratoarelor de CID.

* Activitatea de laborator se desfăşoară pe parcursul a 7 şedinte de cate 100 minute fiecare şi constă în rezolvarea cerinţelor şi temelor indicate în platformele de laborator și de către cadrele didactice.
* Studenții pot absenta, urmând a recupera lucrarea de laborator respectivă. Un student se poate prezenta pentru a recupera sau a lucra suplimentar la orice cadru didactic sau interval orar, fară însă a avea prioritate la staţiile de lucru.
* În sala de laborator au acces doar 14 studenţi, ce vor lucra fiecare la un calculator. Grupele se împart în aşa fel încât semigrupa să nu depăşească această limită. În mod excepţional un student poate opta de la bun început să participe la şedinţele de laborator cu o altă grupă, dar numai daca semigrupele respectivei grupe sunt incomplete.
* Evaluarea studenților este făcută pe baza rezolvării temelor date (50p) și a unui colocviu în ultima sesiune de laborator (50p). Prezenţa pasivă nu se punctează.
** Temele vor fi atribuite studentilor în timpul sesiunii de laborator, fiecare temă evaluând noțiunile din lucrarea de laborator asociată.
*** Temele vor fi realizate în timpul orei de laborator și vor fi predate pe e-mail la sfârșitul orei de laborator.
*** Temele vor fi verificate automat împotriva plagierii, și notele vor fi acordate conform unui barem transmis studenților odată cu enunțul temei.
*** Plagierea unei teme de laborator duce la pierderea întregului punctaj asociat temei respective.
** Colocviul constă în implementarea unui circuit digital, descris în Verilog, folosind cunoștințele acumulate în timpul lucrărilor de laborator.
** Pentru promovare este necesară obținerea a cel puțin 25/50 de puncte la colocviul de laborator.
** Colocviul poate fi repetat în sesiunea de restanțe în caz de nepromovare.
* În afară de prima platforma, studentul are obligaţia să citească platforma înaintea orei de laborator. În prima parte a laboratorului, este indicat să pună întrebări pentru a lămuri lucrurile pe care nu le-a înţeles după citirea platformei.
* La plecarea din sala de laborator nu închideţi staţiile de lucru.
* Modulele scrise in Verilog se pot transfera la începutul sau/şi la sfârşitul laboratorului folosind adresa personală de e-mail.
* Orice defecţiune (produsă cu intenţia studentului) platformelor de laborator, aparaturii de laborator, cablurilor de legatură sau calculatorului, se penalizează cu nota 4 (nota finală) la laborator. Prin "defectiune produsă cu intenţia studentului" se înţelege:
** atingerea părţilor metalice ale circuitelor sensibile la descărcări electrostatice (MOS);
** modificarea poziţiei regletelor sau jumper-ilor care duce la distrugerea circuitelor (fără a cunoaşte foarte bine funcţionarea circuitului);
** îndoirea sondelor, ruperea cablurilor sau mufelor de legatură;
** distrugerea aparaturii de laborator prin măsurători necorespunzătoare (măsurarea tensiunii cu ampermetrul, folosirea osciloscopului pe scara de sensibilitate maxima pentru măsurarea tensiunilor ridicate, scurtciruitarea ieşirii generatorului de semnal, scurtcircuitarea ieşirii sursei de tensiune, aplicarea unor tensiuni necorespunzătoare pe plăcile de test) sau prin aplicarea unor tensiuni necorespunzătoare circuitelor măsurate;
** orice intervenţie fizică prin lovire sau bruscare a carcasei aparatului sau a comutatoarelor de pe panou;
** conectarea mufelor de legatură între platformă şi aparate cât timp acestea se află sub tensiune.
* Cadrul didactic va oferi următoarele servicii studentului:
** În primele 10 minute din fiecare laborator, va raspunde întrebarilor studenţilor referitoare la lucrările anterioare de laborator, sau materialele didactice corespunzătoare lucrării curente, citite acasă.
** Va răspunde tuturor întrebărilor pertinente ale studenţilor din timpul laboratorului, legate de subiectul lucrării în curs.
** În cazul în care studentul pune o întrebare care arată faptul că nu a citit platforma, va fi ghidat către platforma de laborator respectivă şi invitat politicos să citească respectivul paragraf.
** Va incepe orele la momentul programat, cu punctualitate maximă.

== Evaluare pe parcurs ==

Catalogul laboratorului de CID poate fi găsit [https://docs.google.com/spreadsheets/d/1Vw8MRv7Amu-FUeQRvJCbdGJLjSAe2UbEiSzEDHPrI4Y/edit?usp=sharing aici]

== Colocviu de laborator ==

=== Regulament ===

* Condiții de promovare: 25p/50p la colocviu, minim 50p/100p din punctajul total.
* Subiectele NU vor conține exemple de cod Verilog. Singurele exemple pot fi găsite în platformele de laborator.
* Toate telefoanele mobile se vor pune ''ÎNCHISE'' pe catedră. Studentul găsit cu mobil asupra lui va primit automat 0 puncte.
* Foile albe se centralizează la catedră și se distribuie după necesități studenților.
* Studenții vor avea acces doar la wiki.dcae.pub.ro.
* Studenții vor semna la intrarea în laborator o declarație de onestitate prin care se obligă să nu fraudeze examinarea.

=== Timeline ===

* '''xy:00''': Început colocviu (maximă punctualitate). Telefoanele puse la catedră, închise, declarațiile de onestitate citite și semnate.
* '''xy:08''': Se oprește accesul la Internet. Se împart foile cu subiecte. Se răspunde sumar, dacă sunt întrebări (relative la exprimare).
* '''xy:15''': Se rulează scriptul de curățat calculatoarele și începe lucrul pe computer.
* '''(xy+1):05''': Se termină lucrul pe computer și programul ISE se închide. Se face a arhivă ZIP cu fișerele .v, .ucf, .xise.
* '''(xy+1):05''': Începe evaluarea studenților. Se verifică timestamp-ul fișierelor din arhivă.
* '''(xy+1):45''': Se termină evaluarea studenților (aproximativ 3 minute/student). Se pornește accesul la Internet. Studentul trimite arhiva pe email în următoarele 10 minute.
* '''(xy+1):55''': Se aerisește sala.

Subiectele se vor rezolva deci în 50 de minute.

=== Reevaluare Colocviu ===

Studenții pot contesta rezultatele colocviului, reevaluarea fiind realizată de un alt cadru didactic decât cel care a realizat corectura inițială, dar folosind aceeași grilă de punctaj. Nota obținută în urma re-corectarii este finală, indiferent daca este mai mică sau mai mare decât cea obținută inițial. Datorită timpului limitat al cadrelor didactice, vă rugăm să solicitati reevaluarea doar din motive întemeiate.

== Link-uri externe ==

# https://www.youtube.com/watch?v=lNuPy-r1GuQ - logica binară explicată cu piese de domino

Circuite Integrate Digitale (laborator)

2018-03-05T13:32:45Z

Mdascalu: /* Tutoriale și documentații */

== Scopul laboratorului ==

Scopul laboratorului de Circuite Integrate Digitale este de a introduce studentului conceptele necesare pentru design digital, asimilarea unui nou limbaj, Verilog, utilizat pentru descriere hardware, precum și familiarizarea cu unelte software de simulare și sinteză.

== Tutoriale și documentații ==

# [[Introducere. Verilog HDL]] (Sintaxa [[Verilog]])
# [[Introducere în sinteza pe FPGA. Xilinx ISE]], [[Tutorial Xilinx ISE (14.7)]], [[Tutorial Quartus II]], [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1], [http://wiki.dcae.pub.ro/index.php/Fișier:Pin_Assignments_Cyclone_V_.pdf Conectarea pinilor pe placa DE1-SoC]
# [[Memorii ROM]]. [[Dispozitiv de IO: Afișajul cu 7 segmente]]. [[Circuite secvențiale]]. [[Numărătorul]].
# [[Memorii RAM]]. [[Circuitul de debounce]].
# [[Divizorul de frecvență]]. [[Generator de impulsuri cu factor de umplere variabil]]. [[Decodorul]].
# [[Automate]]. [[Tastatura PS2]].

== Lucrări de laborator ==

# [[CID Lab Lucrarea 0]]
# [[CID Lab Lucrarea 1]]
# [[CID Lab Lucrarea 2]]
# [[CID Lab Lucrarea 3]]
# [[CID Lab Lucrarea 4]]
# [[CID Lab Lucrarea 5]]


== Regulament de desfășurare a laboratorului ==

Următoarele reguli se aplică activităților desfășurate în cadrul laboratoarelor de CID.

* Activitatea de laborator se desfăşoară pe parcursul a 7 şedinte de cate 100 minute fiecare şi constă în rezolvarea cerinţelor şi temelor indicate în platformele de laborator și de către cadrele didactice.
* Studenții pot absenta, urmând a recupera lucrarea de laborator respectivă. Un student se poate prezenta pentru a recupera sau a lucra suplimentar la orice cadru didactic sau interval orar, fară însă a avea prioritate la staţiile de lucru.
* În sala de laborator au acces doar 14 studenţi, ce vor lucra fiecare la un calculator. Grupele se împart în aşa fel încât semigrupa să nu depăşească această limită. În mod excepţional un student poate opta de la bun început să participe la şedinţele de laborator cu o altă grupă, dar numai daca semigrupele respectivei grupe sunt incomplete.
* Evaluarea studenților este făcută pe baza rezolvării temelor date (50p) și a unui colocviu în ultima sesiune de laborator (50p). Prezenţa pasivă nu se punctează.
** Temele vor fi atribuite studentilor în timpul sesiunii de laborator, fiecare temă evaluând noțiunile din lucrarea de laborator asociată.
*** Temele vor fi realizate în timpul orei de laborator și vor fi predate pe e-mail la sfârșitul orei de laborator.
*** Temele vor fi verificate automat împotriva plagierii, și notele vor fi acordate conform unui barem transmis studenților odată cu enunțul temei.
*** Plagierea unei teme de laborator duce la pierderea întregului punctaj asociat temei respective.
** Colocviul constă în implementarea unui circuit digital, descris în Verilog, folosind cunoștințele acumulate în timpul lucrărilor de laborator.
** Pentru promovare este necesară obținerea a cel puțin 25/50 de puncte la colocviul de laborator.
** Colocviul poate fi repetat în sesiunea de restanțe în caz de nepromovare.
* În afară de prima platforma, studentul are obligaţia să citească platforma înaintea orei de laborator. În prima parte a laboratorului, este indicat să pună întrebări pentru a lămuri lucrurile pe care nu le-a înţeles după citirea platformei.
* La plecarea din sala de laborator nu închideţi staţiile de lucru.
* Modulele scrise in Verilog se pot transfera la începutul sau/şi la sfârşitul laboratorului folosind adresa personală de e-mail.
* Orice defecţiune (produsă cu intenţia studentului) platformelor de laborator, aparaturii de laborator, cablurilor de legatură sau calculatorului, se penalizează cu nota 4 (nota finală) la laborator. Prin "defectiune produsă cu intenţia studentului" se înţelege:
** atingerea părţilor metalice ale circuitelor sensibile la descărcări electrostatice (MOS);
** modificarea poziţiei regletelor sau jumper-ilor care duce la distrugerea circuitelor (fără a cunoaşte foarte bine funcţionarea circuitului);
** îndoirea sondelor, ruperea cablurilor sau mufelor de legatură;
** distrugerea aparaturii de laborator prin măsurători necorespunzătoare (măsurarea tensiunii cu ampermetrul, folosirea osciloscopului pe scara de sensibilitate maxima pentru măsurarea tensiunilor ridicate, scurtciruitarea ieşirii generatorului de semnal, scurtcircuitarea ieşirii sursei de tensiune, aplicarea unor tensiuni necorespunzătoare pe plăcile de test) sau prin aplicarea unor tensiuni necorespunzătoare circuitelor măsurate;
** orice intervenţie fizică prin lovire sau bruscare a carcasei aparatului sau a comutatoarelor de pe panou;
** conectarea mufelor de legatură între platformă şi aparate cât timp acestea se află sub tensiune.
* Cadrul didactic va oferi următoarele servicii studentului:
** În primele 10 minute din fiecare laborator, va raspunde întrebarilor studenţilor referitoare la lucrările anterioare de laborator, sau materialele didactice corespunzătoare lucrării curente, citite acasă.
** Va răspunde tuturor întrebărilor pertinente ale studenţilor din timpul laboratorului, legate de subiectul lucrării în curs.
** În cazul în care studentul pune o întrebare care arată faptul că nu a citit platforma, va fi ghidat către platforma de laborator respectivă şi invitat politicos să citească respectivul paragraf.
** Va incepe orele la momentul programat, cu punctualitate maximă.

== Evaluare pe parcurs ==

Catalogul laboratorului de CID poate fi găsit [https://docs.google.com/spreadsheets/d/1Vw8MRv7Amu-FUeQRvJCbdGJLjSAe2UbEiSzEDHPrI4Y/edit?usp=sharing aici]

== Colocviu de laborator ==

=== Regulament ===

* Condiții de promovare: 25p/50p la colocviu, minim 50p/100p din punctajul total.
* Subiectele NU vor conține exemple de cod Verilog. Singurele exemple pot fi găsite în platformele de laborator.
* Toate telefoanele mobile se vor pune ''ÎNCHISE'' pe catedră. Studentul găsit cu mobil asupra lui va primit automat 0 puncte.
* Foile albe se centralizează la catedră și se distribuie după necesități studenților.
* Studenții vor avea acces doar la wiki.dcae.pub.ro.
* Studenții vor semna la intrarea în laborator o declarație de onestitate prin care se obligă să nu fraudeze examinarea.

=== Timeline ===

* '''xy:00''': Început colocviu (maximă punctualitate). Telefoanele puse la catedră, închise, declarațiile de onestitate citite și semnate.
* '''xy:08''': Se oprește accesul la Internet. Se împart foile cu subiecte. Se răspunde sumar, dacă sunt întrebări (relative la exprimare).
* '''xy:15''': Se rulează scriptul de curățat calculatoarele și începe lucrul pe computer.
* '''(xy+1):05''': Se termină lucrul pe computer și programul ISE se închide. Se face a arhivă ZIP cu fișerele .v, .ucf, .xise.
* '''(xy+1):05''': Începe evaluarea studenților. Se verifică timestamp-ul fișierelor din arhivă.
* '''(xy+1):45''': Se termină evaluarea studenților (aproximativ 3 minute/student). Se pornește accesul la Internet. Studentul trimite arhiva pe email în următoarele 10 minute.
* '''(xy+1):55''': Se aerisește sala.

Subiectele se vor rezolva deci în 50 de minute.

=== Reevaluare Colocviu ===

Studenții pot contesta rezultatele colocviului, reevaluarea fiind realizată de un alt cadru didactic decât cel care a realizat corectura inițială, dar folosind aceeași grilă de punctaj. Nota obținută în urma re-corectarii este finală, indiferent daca este mai mică sau mai mare decât cea obținută inițial. Datorită timpului limitat al cadrelor didactice, vă rugăm să solicitati reevaluarea doar din motive întemeiate.

== Link-uri externe ==

# https://www.youtube.com/watch?v=lNuPy-r1GuQ - logica binară explicată cu piese de domino

Fișier:Pin Assignments Cyclone V .pdf

2018-03-05T13:31:06Z

Mdascalu:

CID Lab Lucrarea 5

2017-05-03T10:46:42Z

Mdascalu: /* Exercițiu */

CID Lab Lucrarea 5

2017-05-03T10:46:14Z

Mdascalu: /* Exemplu */

CID Lab Lucrarea 5

2017-05-02T10:01:34Z

Mdascalu: /* Exemplu */

CID Lab Lucrarea 3

2017-04-12T10:37:04Z

Mdascalu: /* Exemplu */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LEDG3 - LEDG0 și biții [26:23] pe ledurile roșii LEDR3-LEDR0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal de reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LEDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LEDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LEDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LEDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LEDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LEDR4.

== Exercițiu Bonus ==

Implementați circuitul de la exercițiul anterior având un modul de top care descrie structural principiul divizorului de frecvență (folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare). În modulul de top vor fi instanțiate numărătorul și circuitul care generează semnalul de reset pentru numărător.

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Fișierul Verilog cu extensia .v care conține descrierea Verilog a circuitului. Dacă ați rezolvat și exercițiul bonus veți trimite cele 3 fișiere.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_numarator_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4

== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking).
Va fi explicată ideea divizorului de frecvență pornind de la o frecvență a ceasului diferită de cele de pe placă și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-05T13:42:47Z

Mdascalu: /* Exerciții */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LEDG3 - LEDG0 și biții [26:23] pe ledurile roșii LEDR3-LED0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal de reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LEDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LEDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LEDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LEDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LEDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LEDR4.

== Exercițiu Bonus ==

Implementați circuitul de la exercițiul anterior având un modul de top care descrie structural principiul divizorului de frecvență (folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare). În modulul de top vor fi instanțiate numărătorul și circuitul care generează semnalul de reset pentru numărător.

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Fișierul Verilog cu extensia .v care conține descrierea Verilog a circuitului. Dacă ați rezolvat și exercițiul bonus veți trimite cele 3 fișiere.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_numarator_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4

== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking).
Va fi explicată ideea divizorului de frecvență pornind de la o frecvență a ceasului diferită de cele de pe placă și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-05T13:42:10Z

Mdascalu: /* Exemplu */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LEDG3 - LEDG0 și biții [26:23] pe ledurile roșii LEDR3-LED0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal de reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LDR4.

== Exercițiu Bonus ==

Implementați circuitul de la exercițiul anterior având un modul de top care descrie structural principiul divizorului de frecvență (folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare). În modulul de top vor fi instanțiate numărătorul și circuitul care generează semnalul de reset pentru numărător.

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Fișierul Verilog cu extensia .v care conține descrierea Verilog a circuitului. Dacă ați rezolvat și exercițiul bonus veți trimite cele 3 fișiere.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_numarator_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4

== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking).
Va fi explicată ideea divizorului de frecvență pornind de la o frecvență a ceasului diferită de cele de pe placă și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-05T13:32:12Z

Mdascalu: /* Exerciții */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LDG3 - LDG0 și biții [26:23] pe ledurile roșii LDR3-LD0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal de reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LDR4.

== Exercițiu Bonus ==

Implementați circuitul de la exercițiul anterior având un modul de top care descrie structural principiul divizorului de frecvență (folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare). În modulul de top vor fi instanțiate numărătorul și circuitul care generează semnalul de reset pentru numărător.

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Fișierul Verilog cu extensia .v care conține descrierea Verilog a circuitului. Dacă ați rezolvat și exercițiul bonus veți trimite cele 3 fișiere.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_numarator_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4

== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking).
Va fi explicată ideea divizorului de frecvență pornind de la o frecvență a ceasului diferită de cele de pe placă și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-05T13:24:37Z

Mdascalu: /* Submiterea Exercițiilor */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LDG3 - LDG0 și biții [26:23] pe ledurile roșii LDR3-LD0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal cu reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LDR4.

== Exercițiu Bonus ==

Implementați circuitul de la exercițiul anterior având un modul de top care descrie structural principiul divizorului de frecvență (folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare). În modulul de top vor fi instanțiate numărătorul și circuitul care generează semnalul de reset pentru numărător.

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Fișierul Verilog cu extensia .v care conține descrierea Verilog a circuitului. Dacă ați rezolvat și exercițiul bonus veți trimite cele 3 fișiere.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_numarator_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4

== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking).
Va fi explicată ideea divizorului de frecvență pornind de la o frecvență a ceasului diferită de cele de pe placă și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-02T11:41:07Z

Mdascalu: /* Exercițiu Bonus */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LDG3 - LDG0 și biții [26:23] pe ledurile roșii LDR3-LD0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal cu reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LDR4.

== Exercițiu Bonus ==

Implementați circuitul de la exercițiul anterior având un modul de top care descrie structural principiul divizorului de frecvență (folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare). În modulul de top vor fi instanțiate numărătorul și circuitul care generează semnalul de reset pentru numărător.

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Fișierul Verilog cu extensia .v care conține descrierea Verilog a circuitului. Dacă ați rezolvat și exercițiul bonus veți trimite cele 3 fișiere.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4

== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking).
Va fi explicată ideea divizorului de frecvență pornind de la o frecvență a ceasului diferită de cele de pe placă și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-02T11:40:38Z

Mdascalu: /* Exerciții Bonus */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LDG3 - LDG0 și biții [26:23] pe ledurile roșii LDR3-LD0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal cu reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LDR4.

== Exercițiu Bonus ==

1. Implementați circuitul de la exercițiul anterior având un modul de top care descrie structural principiul divizorului de frecvență (folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare). În modulul de top vor fi instanțiate numărătorul și circuitul care generează semnalul de reset pentru numărător.

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Fișierul Verilog cu extensia .v care conține descrierea Verilog a circuitului. Dacă ați rezolvat și exercițiul bonus veți trimite cele 3 fișiere.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4

== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking).
Va fi explicată ideea divizorului de frecvență pornind de la o frecvență a ceasului diferită de cele de pe placă și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-02T11:36:40Z

Mdascalu: /* Exercițiu Bonus */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LDG3 - LDG0 și biții [26:23] pe ledurile roșii LDR3-LD0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal cu reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LDR4.

== Exerciții Bonus ==

1. Modificați circuitul anterior astfel încât semnalul generat să aibă factorul de umplere 1/2.
2. Implementați circuitul de la exercițiul anterior având un modul de top care descrie structural principiul divizorului de frecvență (folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare). În modulul de top vor fi instanțiate numărătorul și circuitul care generează semnalul de reset pentru numărător.

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Fișierul Verilog cu extensia .v care conține descrierea Verilog a circuitului. Dacă ați rezolvat și exercițiul bonus veți trimite cele 3 fișiere.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4

== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking).
Va fi explicată ideea divizorului de frecvență pornind de la o frecvență a ceasului diferită de cele de pe placă și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-02T11:27:40Z

Mdascalu: /* Exercițiu Bonus */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LDG3 - LDG0 și biții [26:23] pe ledurile roșii LDR3-LD0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal cu reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LDR4.

== Exercițiu Bonus ==

Implementați circuitul de la exercițiul anterior având un modul de top care descrie structural principiul divizorului de frecvență (folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare). În modulul de top vor fi instanțiate numărătorul și circuitul care generează semnalul de reset pentru numărător.

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Fișierul Verilog cu extensia .v care conține descrierea Verilog a circuitului. Dacă ați rezolvat și exercițiul bonus veți trimite cele 3 fișiere.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4

== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking).
Va fi explicată ideea divizorului de frecvență pornind de la o frecvență a ceasului diferită de cele de pe placă și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-02T11:24:20Z

Mdascalu: /* Exercițiu Bonus */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LDG3 - LDG0 și biții [26:23] pe ledurile roșii LDR3-LD0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal cu reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LDR4.

== Exercițiu Bonus ==

Implementați circuitul de la exercițiul anterior având un modul de top care descrie structural principiul divizorului de frecvență (folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare). În modulul de top vor fi instanțiate numărătorul și circuitul care generează semnalul de reset pentru numărător.

== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking).
Va fi explicată ideea divizorului de frecvență pornind de la o frecvență a ceasului diferită de cele de pe placă și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-02T11:19:58Z

Mdascalu: /* Recomandări pentru cadrul didactic */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LDG3 - LDG0 și biții [26:23] pe ledurile roșii LDR3-LD0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal cu reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LDR4.

== Exercițiu Bonus ==

Implementați un circuit care să genereze un semnal de ieșire cu perioada exact o secundă. Hint: folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare.
== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking).
Va fi explicată ideea divizorului de frecvență pornind de la o frecvență a ceasului diferită de cele de pe placă și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-02T11:18:06Z

Mdascalu: /* Exercițiu */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LDG3 - LDG0 și biții [26:23] pe ledurile roșii LDR3-LD0. Observați variația de viteză.

== Exerciții ==

Descrieți în Verilog un circuit care să genereze un semnal dreptunghiular periodic de frecvență (perioadă) dată, folosind unul dintre semnalele de ceas de pe placa DE1, conform cerințelor de la exercițiile 1-6. Acest circuit conține un numărător cu semnal cu reset '''sincron''' și are un număr de biți suficient de mare pentru a obține frecvența dorită. Scrieți modulul Verilog respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_ks''', unde k este perioada indicată pentru fiecare exercițiu
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu perioada cerută.
Constrângerile pentru semnalul de reset, ledul pe care se afișează ieșirea și semnalul de ceas folosit sunt precizate pentru fiecare exercițiu în parte.

Pentru nota maximă (10) se va urmări generarea semnalului de frecvența dorită. Se va puncta cu cel mult nota 8 generarea unui semnal de o frecvență cât mai apropiată de această frecvență, folosind una dintre ieșirile numărătorului.

===Exercițiul 1===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDR9.

===Exercițiul 2===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY0
Ieșirea este conectată pe LDR5.

===Exercițiul 3===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY1.
Ieșirea este conectată pe LDR0.

===Exercițiul 4===
Semnalul de ieșire are perioada de 2s.
Se va folosi semnalul de ceas al plăcii CLOCK27.
Intrarea de reset este butonul KEY3.
Ieșirea este conectată pe LDG7.

===Exercițiul 5===
Semnalul de ieșire are perioada de 3s.
Se va folosi semnalul de ceas al plăcii CLOCK24.
Intrarea de reset este butonul KEY2.
Ieșirea este conectată pe LDG0.

===Exercițiul 6===
Semnalul de ieșire are perioada de 1s.
Se va folosi semnalul de ceas al plăcii CLOCK50.
Intrarea de reset este butonul KEY0.
Ieșirea este conectată pe LDR4.

== Exercițiu Bonus ==

Implementați un circuit care să genereze un semnal de ieșire cu perioada exact o secundă. Hint: folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare.
== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking) și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-04-02T10:56:48Z

Mdascalu: /* Noțiuni și cunoștințe necesare */

CID Lab Lucrarea 3

2017-04-02T09:39:20Z

Mdascalu: /* Exemplu */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* Utilizarea programului de sinteză [[Tutorial Xilinx ISE|Xilinx ISE]]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LDG3 - LDG0 și biții [26:23] pe ledurile roșii LDR3-LD0. Observați variația de viteză.

== Exercițiu ==

Descrieți în Verilog un numărător cu reset '''sincron''', având un număr de biți suficient de mare pentru ca bitul cel mai semnificativ (MSB) al numărătorului să oscileze cu perioadă cât mai apropiată de o secundă. Scrieți modulul Verilog și fișierul de constrângeri respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_1s'''
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu o perioadă cât mai apropiată de o secundă.
* legați semnalul de reset la butonul 2 (BTN2)
* legați semnalul de ieșire la ledul 5 (LD5)
* legați semnalul de ceas generatorul de ceas de pe placă

== Exercițiu Bonus ==

Implementați un circuit care să genereze un semnal de ieșire cu perioada exact o secundă. Hint: folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare.
== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking) și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 3

2017-03-29T13:32:35Z

Mdascalu: /* Exercițiu */

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Sintaxă [[Verilog]]
* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* Utilizarea programului de sinteză [[Tutorial Xilinx ISE|Xilinx ISE]]
* [[Circuite secvențiale]], [[Numărătorul]]

== Exemplu ==

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul BTN3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile LD3 - LD0 și biții [26:23] pe ledurile LD7-LD4. Observați variația de viteză.

== Exercițiu ==

Descrieți în Verilog un numărător cu reset '''sincron''', având un număr de biți suficient de mare pentru ca bitul cel mai semnificativ (MSB) al numărătorului să oscileze cu perioadă cât mai apropiată de o secundă. Scrieți modulul Verilog și fișierul de constrângeri respectând următoarele cerințe:
* numele modulului trebuie să fie '''counter_1s'''
* interfața modulului trebuie să fie compusă din următoarele semnale:
*# semnalul de ceas, numit '''clk'''
*# semnalul de reset, numit '''reset'''
*# un semnal de ieșire de un bit numit '''out''' care să oscileze cu o perioadă cât mai apropiată de o secundă.
* legați semnalul de reset la butonul 2 (BTN2)
* legați semnalul de ieșire la ledul 5 (LD5)
* legați semnalul de ceas generatorul de ceas de pe placă

== Exercițiu Bonus ==

Implementați un circuit care să genereze un semnal de ieșire cu perioada exact o secundă. Hint: folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare.
== Recomandări pentru cadrul didactic ==

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking) și se va raspunde întrebărilor studenților.

CID Lab Lucrarea 2

2017-03-21T12:06:53Z

Mdascalu: /* Exercitiul 4 */

== Noțiuni și cunoștințe necesare ==

* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]
* [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]]

== Exemplul 1 ==

Realizați un decodor de doi biți folosind un bloc '''case'''. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri.

== Exemplul 2 ==

Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc '''case''', care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi '''value''' iar ieșirea '''out_seg'''.
Testați decodorul aplicând intrarea pe SW1 și SW0 și afișând ieșirea pe afișajul cu 7 segmente, cifra din dreapta (Digit0).

== Exerciții ==

Următoarele exerciții folosesc transcodorul binar - 7 segemente pentru afișarea în hexazecimal a rezultatului unei operații simple. Pentru a vă asigura că transcodorul este scris corect, la pct. a veți verifica funcționarea lui. Proiectul pe care trebuie să-l trimiteți la final este cel de la pct. b.

=== Exercitiul 1===
a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 0
**Bitul 5 corespunde segmentului 1
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW3-SW0. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW2-SW0 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 1.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 2===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 2
**Bitul 4 corespunde segmentului 3
**Bitul 3 corespunde segmentului 4
**Bitul 2 corespunde segmentului 5
**Bitul 1 corespunde segmentului 6
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW5-SW2. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care înmulțește două numere binare, numărul a, pe 3 biți, și numărul b, pe 2 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW9-SW7 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW2-SW1 (corespunzător biților 1->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111101 : out_seg;

===Exercitiul 3===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 3
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 6
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW4-SW1. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care face operația SAU EXCLUSIV (bit cu bit) între 2 numere binare pe 4 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW3-SW0 (corespunzător biților 3->0 ai lui '''a''', în această ordine), respectiv SW9-SW6 (corespunzător biților 3->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Circuitul logic și transcodorul vor fi descrise în module diferite (denumite '''sau_exclusiv''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 4===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 2
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 6
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 5
**Bitul 1 corespunde segmentului 1
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW9-SW6. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW7-SW5 (corespunzător biților 2->0 ai lui '''in1''', în această ordine), respectiv SW4-SW2 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 5===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția a doua din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 3
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 1
**Bitul 3 corespunde segmentului 2
**Bitul 2 corespunde segmentului 0
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW8-SW5. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care înmulțește două numere binare, numărul in1, pe 2 biți, și numărul in2, pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW3-SW2 (corespunzător biților 1->0 ai lui '''in1''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111110 : out_seg;

===Exercitiul 6===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 3
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 6
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW4-SW1. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care face operația SAU (bit cu bit) între 2 numere binare pe 4 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW8-SW5 (corespunzător biților 3->0 ai lui '''in1''', în această ordine), respectiv SW4-SW1 (corespunzător biților 3->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit1.
*Circuitul logic și transcodorul vor fi descrise în module diferite (denumite '''sau''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Trei fișiere Verilog cu extensia .v care conțin descrierea Verilog a circuitului logic, a transcodorului și a modulului de top.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 5 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4



== Recomandări pentru cadrele didactice ==
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]]

CID Lab Lucrarea 2

2017-03-17T00:23:28Z

Mdascalu: /* Exerciții */

== Noțiuni și cunoștințe necesare ==

* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]
* [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]]

== Exemplul 1 ==

Realizați un decodor de doi biți folosind un bloc '''case'''. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri.

== Exemplul 2 ==

Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc '''case''', care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi '''value''' iar ieșirea '''out_seg'''.
Testați decodorul aplicând intrarea pe SW1 și SW0 și afișând ieșirea pe afișajul cu 7 segmente, cifra din dreapta (Digit0).

== Exerciții ==

Următoarele exerciții folosesc transcodorul binar - 7 segemente pentru afișarea în hexazecimal a rezultatului unei operații simple. Pentru a vă asigura că transcodorul este scris corect, la pct. a veți verifica funcționarea lui. Proiectul pe care trebuie să-l trimiteți la final este cel de la pct. b.

=== Exercitiul 1===
a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 0
**Bitul 5 corespunde segmentului 1
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW3-SW0. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW2-SW0 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 1.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 2===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 2
**Bitul 4 corespunde segmentului 3
**Bitul 3 corespunde segmentului 4
**Bitul 2 corespunde segmentului 5
**Bitul 1 corespunde segmentului 6
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW5-SW2. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care înmulțește două numere binare, numărul a, pe 3 biți, și numărul b, pe 2 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW9-SW7 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW2-SW1 (corespunzător biților 1->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111101 : out_seg;

===Exercitiul 3===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 3
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 6
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW4-SW1. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care face operația SAU EXCLUSIV (bit cu bit) între 2 numere binare pe 4 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW3-SW0 (corespunzător biților 3->0 ai lui '''a''', în această ordine), respectiv SW9-SW6 (corespunzător biților 3->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Circuitul logic și transcodorul vor fi descrise în module diferite (denumite '''sau_exclusiv''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 4===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 2
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 6
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 1
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW9-SW6. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW7-SW5 (corespunzător biților 2->0 ai lui '''in1''', în această ordine), respectiv SW4-SW2 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 5===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția a doua din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 3
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 1
**Bitul 3 corespunde segmentului 2
**Bitul 2 corespunde segmentului 0
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW8-SW5. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care înmulțește două numere binare, numărul in1, pe 2 biți, și numărul in2, pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW3-SW2 (corespunzător biților 1->0 ai lui '''in1''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111110 : out_seg;

===Exercitiul 6===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 3
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 6
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW4-SW1. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care face operația SAU (bit cu bit) între 2 numere binare pe 4 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW8-SW5 (corespunzător biților 3->0 ai lui '''in1''', în această ordine), respectiv SW4-SW1 (corespunzător biților 3->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit1.
*Circuitul logic și transcodorul vor fi descrise în module diferite (denumite '''sau''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Trei fișiere Verilog cu extensia .v care conțin descrierea Verilog a circuitului logic, a transcodorului și a modulului de top.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 5 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4



== Recomandări pentru cadrele didactice ==
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]]

CID Lab Lucrarea 2

2017-03-17T00:23:07Z

Mdascalu: /* Submiterea Exercițiilor */

== Noțiuni și cunoștințe necesare ==

* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]
* [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]]

== Exemplul 1 ==

Realizați un decodor de doi biți folosind un bloc '''case'''. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri.

== Exemplul 2 ==

Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc '''case''', care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi '''value''' iar ieșirea '''out_seg'''.
Testați decodorul aplicând intrarea pe SW1 și SW0 și afișând ieșirea pe afișajul cu 7 segmente, cifra din dreapta (Digit0).

== Exerciții ==

Următoarele exerciții folosesc transcodorul binar - 7 segemente pentru afișarea în hexazecimal a rezultatului unei operații simple. Pentru a vă asigura că transcodorul este scris corect, la pct. a veți verifica funcționarea lui. Proiectul pe care trebuie să-l trimiteți la final este cel de la pct. b.

=== Exercitiul 1===
a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 0
**Bitul 5 corespunde segmentului 1
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW3-SW0. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW2-SW0 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 1.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 2===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 2
**Bitul 4 corespunde segmentului 3
**Bitul 3 corespunde segmentului 4
**Bitul 2 corespunde segmentului 5
**Bitul 1 corespunde segmentului 6
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW5-SW2. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care înmulțește două numere binare, numărul a, pe 3 biți, și numărul b, pe 2 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW9-SW7 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW2-SW1 (corespunzător biților 1->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111101 : out_seg;

===Exercitiul 3===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 3
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 6
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW4-SW1. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care face operația SAU EXCLUSIV (bit cu bit) între 2 numere binare pe 4 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW3-SW0 (corespunzător biților 3->0 ai lui '''a''', în această ordine), respectiv SW9-SW6 (corespunzător biților 3->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Circuitul logic și transcodorul vor fi descrise în module diferite (denumite '''sau_exclusiv''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 4===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 2
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 6
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 1
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW9-SW6. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW7-SW5 (corespunzător biților 2->0 ai lui '''in1''', în această ordine), respectiv SW4-SW2 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 5===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția a doua din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 3
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 1
**Bitul 3 corespunde segmentului 2
**Bitul 2 corespunde segmentului 0
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW8-SW5. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care înmulțește două numere binare, numărul in1, pe 2 biți, și numărul in2, pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW3-SW2 (corespunzător biților 1->0 ai lui '''in1''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111110 : out_seg;

===Exercitiul 6===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 3
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 6
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW4-SW1. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care face operația SAU (bit cu bit) între 2 numere binare pe 4 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW8-SW5 (corespunzător biților 3->0 ai lui '''in1''', în această ordine), respectiv SW4-SW1 (corespunzător biților 3->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit1.
*Circuitul logic și transcodorul vor fi descrise în module diferite (denumite '''sau''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

[[Fișier:transcoder.png]]

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Trei fișiere Verilog cu extensia .v care conțin descrierea Verilog a circuitului logic, a transcodorului și a modulului de top.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 5 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4



== Recomandări pentru cadrele didactice ==
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]]

CID Lab Lucrarea 2

2017-03-17T00:22:54Z

Mdascalu: /* Submiterea Exercițiilor */

== Noțiuni și cunoștințe necesare ==

* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]
* [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]]

== Exemplul 1 ==

Realizați un decodor de doi biți folosind un bloc '''case'''. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri.

== Exemplul 2 ==

Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc '''case''', care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi '''value''' iar ieșirea '''out_seg'''.
Testați decodorul aplicând intrarea pe SW1 și SW0 și afișând ieșirea pe afișajul cu 7 segmente, cifra din dreapta (Digit0).

== Exerciții ==

Următoarele exerciții folosesc transcodorul binar - 7 segemente pentru afișarea în hexazecimal a rezultatului unei operații simple. Pentru a vă asigura că transcodorul este scris corect, la pct. a veți verifica funcționarea lui. Proiectul pe care trebuie să-l trimiteți la final este cel de la pct. b.

=== Exercitiul 1===
a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 0
**Bitul 5 corespunde segmentului 1
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW3-SW0. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW2-SW0 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 1.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 2===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 2
**Bitul 4 corespunde segmentului 3
**Bitul 3 corespunde segmentului 4
**Bitul 2 corespunde segmentului 5
**Bitul 1 corespunde segmentului 6
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW5-SW2. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care înmulțește două numere binare, numărul a, pe 3 biți, și numărul b, pe 2 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW9-SW7 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW2-SW1 (corespunzător biților 1->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111101 : out_seg;

===Exercitiul 3===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 3
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 6
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW4-SW1. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care face operația SAU EXCLUSIV (bit cu bit) între 2 numere binare pe 4 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW3-SW0 (corespunzător biților 3->0 ai lui '''a''', în această ordine), respectiv SW9-SW6 (corespunzător biților 3->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Circuitul logic și transcodorul vor fi descrise în module diferite (denumite '''sau_exclusiv''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 4===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 2
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 6
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 1
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW9-SW6. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW7-SW5 (corespunzător biților 2->0 ai lui '''in1''', în această ordine), respectiv SW4-SW2 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 5===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția a doua din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 3
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 1
**Bitul 3 corespunde segmentului 2
**Bitul 2 corespunde segmentului 0
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW8-SW5. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care înmulțește două numere binare, numărul in1, pe 2 biți, și numărul in2, pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW3-SW2 (corespunzător biților 1->0 ai lui '''in1''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111110 : out_seg;

===Exercitiul 6===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 3
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 6
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW4-SW1. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care face operația SAU (bit cu bit) între 2 numere binare pe 4 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW8-SW5 (corespunzător biților 3->0 ai lui '''in1''', în această ordine), respectiv SW4-SW1 (corespunzător biților 3->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit1.
*Circuitul logic și transcodorul vor fi descrise în module diferite (denumite '''sau''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

[[Fișier:transcoder.png]]

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Trei fișiere Verilog cu extensia .v care conțin descrierea Verilog a circuitului logic, a transcodorului și a modulului de top.
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 4 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4



== Recomandări pentru cadrele didactice ==
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]]

CID Lab Lucrarea 2

2017-03-17T00:16:52Z

Mdascalu: /* Exerciții */

== Noțiuni și cunoștințe necesare ==

* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]
* [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]]

== Exemplul 1 ==

Realizați un decodor de doi biți folosind un bloc '''case'''. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri.

== Exemplul 2 ==

Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc '''case''', care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi '''value''' iar ieșirea '''out_seg'''.
Testați decodorul aplicând intrarea pe SW1 și SW0 și afișând ieșirea pe afișajul cu 7 segmente, cifra din dreapta (Digit0).

== Exerciții ==

Următoarele exerciții folosesc transcodorul binar - 7 segemente pentru afișarea în hexazecimal a rezultatului unei operații simple. Pentru a vă asigura că transcodorul este scris corect, la pct. a veți verifica funcționarea lui. Proiectul pe care trebuie să-l trimiteți la final este cel de la pct. b.

=== Exercitiul 1===
a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 0
**Bitul 5 corespunde segmentului 1
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW3-SW0. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW2-SW0 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 1.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 2===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 2
**Bitul 4 corespunde segmentului 3
**Bitul 3 corespunde segmentului 4
**Bitul 2 corespunde segmentului 5
**Bitul 1 corespunde segmentului 6
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW5-SW2. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care înmulțește două numere binare, numărul a, pe 3 biți, și numărul b, pe 2 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW9-SW7 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW2-SW1 (corespunzător biților 1->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111101 : out_seg;

===Exercitiul 3===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 3
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 6
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW4-SW1. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care face operația SAU EXCLUSIV (bit cu bit) între 2 numere binare pe 4 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW3-SW0 (corespunzător biților 3->0 ai lui '''a''', în această ordine), respectiv SW9-SW6 (corespunzător biților 3->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Circuitul logic și transcodorul vor fi descrise în module diferite (denumite '''sau_exclusiv''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 4===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 2
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 6
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 1
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW9-SW6. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW7-SW5 (corespunzător biților 2->0 ai lui '''in1''', în această ordine), respectiv SW4-SW2 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 5===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția a doua din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 3
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 1
**Bitul 3 corespunde segmentului 2
**Bitul 2 corespunde segmentului 0
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW8-SW5. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care înmulțește două numere binare, numărul in1, pe 2 biți, și numărul in2, pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW3-SW2 (corespunzător biților 1->0 ai lui '''in1''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111110 : out_seg;

===Exercitiul 6===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 3
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 6
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW4-SW1. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care face operația SAU (bit cu bit) între 2 numere binare pe 4 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW8-SW5 (corespunzător biților 3->0 ai lui '''in1''', în această ordine), respectiv SW4-SW1 (corespunzător biților 3->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit1.
*Circuitul logic și transcodorul vor fi descrise în module diferite (denumite '''sau''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

[[Fișier:transcoder.png]]

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4



== Recomandări pentru cadrele didactice ==
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]]

CID Lab Lucrarea 2

2017-03-17T00:05:39Z

Mdascalu: /* Exerciții */

== Noțiuni și cunoștințe necesare ==

* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]
* [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]]

== Exemplul 1 ==

Realizați un decodor de doi biți folosind un bloc '''case'''. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri.

== Exemplul 2 ==

Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc '''case''', care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi '''value''' iar ieșirea '''out_seg'''.
Testați decodorul aplicând intrarea pe SW1 și SW0 și afișând ieșirea pe afișajul cu 7 segmente, cifra din dreapta (Digit0).

== Exerciții ==

Următoarele exerciții folosesc transcodorul binar - 7 segemente pentru afișarea în hexazecimal a rezultatului unei operații simple. Pentru a vă asigura că transcodorul este scris corect, la pct. a veți verifica funcționarea lui. Proiectul pe care trebuie să-l trimiteți la final este cel de la pct. b.

=== Exercitiul 1===
a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 0
**Bitul 5 corespunde segmentului 1
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW3-SW0. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW2-SW0 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 1.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 2===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 2
**Bitul 4 corespunde segmentului 3
**Bitul 3 corespunde segmentului 4
**Bitul 2 corespunde segmentului 5
**Bitul 1 corespunde segmentului 6
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW5-SW2. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care înmulțește două numere binare, numărul a, pe 3 biți, și numărul b, pe 2 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW9-SW7 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW2-SW1 (corespunzător biților 1->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111101 : out_seg

===Exercitiul 3===

*Intrarea '''value''' se va conecta la switchurile SW6-SW3 (corespunzător biților 3->0 ai '''value''', în această ordine)
*Intrarea '''selection''' se va conecta la SW2-SW1 (corespunzător biților 1->0 ai '''selection''', în această ordine)
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului P
**Bitul 6 corespunde segmentului G
**Bitul 5 corespunde segmentului F
**Bitul 4 corespunde segmentului E
**Bitul 3 corespunde segmentului D
**Bitul 2 corespunde segmentului C
**Bitul 1 corespunde segmentului B
**Bitul 0 corespunde segmentului A
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

===Exercitiul 4===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 2
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 6
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 1
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW9-SW6. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW7-SW5 (corespunzător biților 2->0 ai lui '''in1''', în această ordine), respectiv SW4-SW2 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 5===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția a doua din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 3
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 1
**Bitul 3 corespunde segmentului 2
**Bitul 2 corespunde segmentului 0
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW8-SW5. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care înmulțește două numere binare, numărul in1, pe 2 biți, și numărul in2, pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW3-SW2 (corespunzător biților 1->0 ai lui '''in1''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111110 : out_seg;

[[Fișier:transcoder.png]]

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4



== Recomandări pentru cadrele didactice ==
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]]

CID Lab Lucrarea 2

2017-03-17T00:01:24Z

Mdascalu: /* Exercitiul 2 */

== Noțiuni și cunoștințe necesare ==

* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]
* [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]]

== Exemplul 1 ==

Realizați un decodor de doi biți folosind un bloc '''case'''. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri.

== Exemplul 2 ==

Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc '''case''', care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi '''value''' iar ieșirea '''out_seg'''.
Testați decodorul aplicând intrarea pe SW1 și SW0 și afișând ieșirea pe afișajul cu 7 segmente, cifra din dreapta (Digit0).

== Exerciții ==

Următoarele exerciții folosesc transcodorul binar - 7 segemente pentru afișarea în hexazecimal a rezultatului unei operații simple. Pentru a vă asigura că transcodorul este scris corect, la pct. a veți verifica funcționarea lui. Proiectul pe care trebuie să-l trimiteți la final este cel de la pct. b.

=== Exercitiul 1===
a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 0
**Bitul 5 corespunde segmentului 1
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW3-SW0. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW2-SW0 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 1.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 2===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 2
**Bitul 4 corespunde segmentului 3
**Bitul 3 corespunde segmentului 4
**Bitul 2 corespunde segmentului 5
**Bitul 1 corespunde segmentului 6
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW5-SW2. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care înmulțește două numere binare, numărul a, pe 3 biți, și numărul b, pe 2 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW9-SW7 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW2-SW1 (corespunzător biților 1->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:

assign out = prod[4] ? 7'b1111101 : out_seg

===Exercitiul 3===

*Intrarea '''value''' se va conecta la switchurile SW6-SW3 (corespunzător biților 3->0 ai '''value''', în această ordine)
*Intrarea '''selection''' se va conecta la SW2-SW1 (corespunzător biților 1->0 ai '''selection''', în această ordine)
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului P
**Bitul 6 corespunde segmentului G
**Bitul 5 corespunde segmentului F
**Bitul 4 corespunde segmentului E
**Bitul 3 corespunde segmentului D
**Bitul 2 corespunde segmentului C
**Bitul 1 corespunde segmentului B
**Bitul 0 corespunde segmentului A
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

===Exercitiul 4===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 2
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 6
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 1
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW9-SW6. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW7-SW5 (corespunzător biților 2->0 ai lui '''in1''', în această ordine), respectiv SW4-SW2 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

*Intrarea '''value''' se va conecta la switchurile SW5-SW2 (corespunzător biților 3->0 ai '''value''', în această ordine)
*Intrarea '''selection''' se va conecta la SW7-SW6 (corespunzător biților 1->0 ai '''selection''', în această ordine)
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului G
**Bitul 6 corespunde segmentului B
**Bitul 5 corespunde segmentului E
**Bitul 4 corespunde segmentului C
**Bitul 3 corespunde segmentului F
**Bitul 2 corespunde segmentului A
**Bitul 1 corespunde segmentului D
**Bitul 0 corespunde segmentului P
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

[[Fișier:transcoder.png]]

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4



== Recomandări pentru cadrele didactice ==
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]]

CID Lab Lucrarea 2

2017-03-16T23:59:54Z

Mdascalu: /* Exerciții */

== Noțiuni și cunoștințe necesare ==

* [[Tutorial_Quartus_II| Utilizarea programului de sinteză Altera Quartus II]]
* [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]
* [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]]

== Exemplul 1 ==

Realizați un decodor de doi biți folosind un bloc '''case'''. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri.

== Exemplul 2 ==

Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc '''case''', care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi '''value''' iar ieșirea '''out_seg'''.
Testați decodorul aplicând intrarea pe SW1 și SW0 și afișând ieșirea pe afișajul cu 7 segmente, cifra din dreapta (Digit0).

== Exerciții ==

Următoarele exerciții folosesc transcodorul binar - 7 segemente pentru afișarea în hexazecimal a rezultatului unei operații simple. Pentru a vă asigura că transcodorul este scris corect, la pct. a veți verifica funcționarea lui. Proiectul pe care trebuie să-l trimiteți la final este cel de la pct. b.

=== Exercitiul 1===
a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din dreapta'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 0
**Bitul 5 corespunde segmentului 1
**Bitul 4 corespunde segmentului 2
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 5
**Bitul 0 corespunde segmentului 6

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW3-SW0. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 1'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW2-SW0 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW9-SW7 (corespunzător biților 2->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 1.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

===Exercitiul 2===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe poziția din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 1
**Bitul 5 corespunde segmentului 2
**Bitul 4 corespunde segmentului 3
**Bitul 3 corespunde segmentului 4
**Bitul 2 corespunde segmentului 5
**Bitul 1 corespunde segmentului 6
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW5-SW2. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 3'''.

b. Realizați un circuit care înmulțește două numere binare, numărul a, pe 3 biți, și numărul b, pe 2 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu a, respectiv b, și se vor conecta la switchurile SW9-SW7 (corespunzător biților 2->0 ai lui '''a''', în această ordine), respectiv SW2-SW1 (corespunzător biților 1->0 ai lui '''b''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 3.
*Inmulțitorul și transcodorul vor fi descrise în module diferite (denumite '''produs''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

''Indicație:'' Produsul celor două numere (ieșirea înmulțitorului) este un număr pe 5 biți, notat, de ex, '''prod'''. Dacă rezultatul depășește valoarea 15, la ieșire vom afișa „eroare”, care poate fi simbolizată, de ex, de o liniuță pe poziția centrală (segmentul 6). Ieșirea modulului de top, notată out, se calculează în felul următor:
assign out = prod[4] ? 7'b1111101 : out_seg

===Exercitiul 3===

*Intrarea '''value''' se va conecta la switchurile SW6-SW3 (corespunzător biților 3->0 ai '''value''', în această ordine)
*Intrarea '''selection''' se va conecta la SW2-SW1 (corespunzător biților 1->0 ai '''selection''', în această ordine)
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului P
**Bitul 6 corespunde segmentului G
**Bitul 5 corespunde segmentului F
**Bitul 4 corespunde segmentului E
**Bitul 3 corespunde segmentului D
**Bitul 2 corespunde segmentului C
**Bitul 1 corespunde segmentului B
**Bitul 0 corespunde segmentului A
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

===Exercitiul 4===

a. Completați și modificații transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F) '''pe a doua poziție din stânga'''.
*Denumiți modulul '''afisaj7seg'''
*Biții '''out_seg''' corespund cu segmentele în modul următor:

**Bitul 6 corespunde segmentului 2
**Bitul 5 corespunde segmentului 4
**Bitul 4 corespunde segmentului 6
**Bitul 3 corespunde segmentului 3
**Bitul 2 corespunde segmentului 4
**Bitul 1 corespunde segmentului 1
**Bitul 0 corespunde segmentului 0

Verificați funcționarea corectă a afișajului pe placa DE1, conectând intrarea pe SW9-SW6. Modificați pinii la ieșire astfel încât valoarea să fie afișată pe '''Digit 2'''.

b. Realizați un circuit care adună două numere binare pe 3 biți, iar rezultatul, pe 4 biți, va fi afișat ca cifră hexazecimală cu ajutorul transcodorului de la pct. a).
Restricții:

*Creați un nou proiect, în care modulul top-level este denumit '''top'''.
*Cele două intrări se vor nota cu in1, respectiv in2, și se vor conecta la switchurile SW7-SW5 (corespunzător biților 2->0 ai lui '''in1''', în această ordine), respectiv SW4-SW2 (corespunzător biților 2->0 ai lui '''in2''', în această ordine) .
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente, Digit 2.
*Sumatorul și transcodorul vor fi descrise în module diferite (denumite '''sumator''' și '''afisaj7seg''', scrise în fișiere diferite, și instanțiate în modulul de ''top''.

*Intrarea '''value''' se va conecta la switchurile SW5-SW2 (corespunzător biților 3->0 ai '''value''', în această ordine)
*Intrarea '''selection''' se va conecta la SW7-SW6 (corespunzător biților 1->0 ai '''selection''', în această ordine)
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului G
**Bitul 6 corespunde segmentului B
**Bitul 5 corespunde segmentului E
**Bitul 4 corespunde segmentului C
**Bitul 3 corespunde segmentului F
**Bitul 2 corespunde segmentului A
**Bitul 1 corespunde segmentului D
**Bitul 0 corespunde segmentului P
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

[[Fișier:transcoder.png]]

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .qsf
*Un fișier de tip proiect Quartus, cu extensia .qpf
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4



== Recomandări pentru cadrele didactice ==
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]]

CID Lab Lucrarea 2

2017-03-16T23:49:09Z

Mdascalu: /* Exerciții */

CID Lab Lucrarea 2

2017-03-16T23:44:05Z

Mdascalu: /* Exerciții */

CID Lab Lucrarea 2

2017-03-16T23:32:47Z

Mdascalu: /* Exercitiul 1 */

CID Lab Lucrarea 2

2017-03-16T23:25:10Z

Mdascalu: /* Exerciții */

CID Lab Lucrarea 2

2017-03-16T23:11:25Z

Mdascalu: /* Exercitiul 1 */

CID Lab Lucrarea 2

2017-03-15T14:00:42Z

Mdascalu: /* Exerciții */

CID Lab Lucrarea 2

2017-03-15T12:58:04Z

Mdascalu: /* Exemplul 2 */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)|Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]
* [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]]

== Exemplul 1 ==

Realizați un decodor de doi biți folosind un bloc '''case'''. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri.

== Exemplul 2 ==

Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc '''case''', care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi '''value''' iar ieșirea '''out_seg'''.
Testați decodorul aplicând intrarea pe SW1 și SW0 și afișând ieșirea pe afișajul cu 7 segmente, cifra din dreapta (Digit0).

== Exerciții ==

Completați transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F). Adăugați circuitului un decodor folosit pentru a selecta care din cele 4 cifre să afișeze valoarea selectată. Intrarea pentru selecția cifrei se va numi '''selection''', iar ieșirea '''out_sel'''. Corespondența între '''selection''' și cele 4 cifre cu 7 segmente de pe placa Nexys 2 este conform regulii:
* selection = 0 aprinde cifra corespunzătoare AN0
* selection = 1 aprinde cifra corespunzătoare AN1
* selection = 2 aprinde cifra corespunzătoare AN2
* selection = 3 aprinde cifra corespunzătoare AN3

Modulul top-level se va numi '''afisaj7seg'''.

=== Exercitiul 1===

*Intrarea '''value''' se va conecta la switchurile SW3-SW0 (corespunzător biților 3->0 ai '''value''', în această ordine).
*Intrarea '''selection''' se va conecta la SW7-SW6 (corespunzător biților 1->0 ai '''selection''', în această ordine).
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului A
**Bitul 6 corespunde segmentului B
**Bitul 5 corespunde segmentului C
**Bitul 4 corespunde segmentului D
**Bitul 3 corespunde segmentului E
**Bitul 2 corespunde segmentului F
**Bitul 1 corespunde segmentului G
**Bitul 0 corespunde segmentului P
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

===Exercitiul 2===

*Intrarea '''value''' se va conecta la switchurile SW7-SW4 (corespunzător biților 3->0 ai '''value''', în această ordine)
*Intrarea '''selection''' se va conecta la SW1-SW0 (corespunzător biților 1->0 ai '''selection''', în această ordine)
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului P
**Bitul 6 corespunde segmentului A
**Bitul 5 corespunde segmentului G
**Bitul 4 corespunde segmentului D
**Bitul 3 corespunde segmentului F
**Bitul 2 corespunde segmentului B
**Bitul 1 corespunde segmentului E
**Bitul 0 corespunde segmentului C
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

===Exercitiul 3===

*Intrarea '''value''' se va conecta la switchurile SW6-SW3 (corespunzător biților 3->0 ai '''value''', în această ordine)
*Intrarea '''selection''' se va conecta la SW2-SW1 (corespunzător biților 1->0 ai '''selection''', în această ordine)
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului P
**Bitul 6 corespunde segmentului G
**Bitul 5 corespunde segmentului F
**Bitul 4 corespunde segmentului E
**Bitul 3 corespunde segmentului D
**Bitul 2 corespunde segmentului C
**Bitul 1 corespunde segmentului B
**Bitul 0 corespunde segmentului A
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

===Exercitiul 4===

*Intrarea '''value''' se va conecta la switchurile SW5-SW2 (corespunzător biților 3->0 ai '''value''', în această ordine)
*Intrarea '''selection''' se va conecta la SW7-SW6 (corespunzător biților 1->0 ai '''selection''', în această ordine)
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului G
**Bitul 6 corespunde segmentului B
**Bitul 5 corespunde segmentului E
**Bitul 4 corespunde segmentului C
**Bitul 3 corespunde segmentului F
**Bitul 2 corespunde segmentului A
**Bitul 1 corespunde segmentului D
**Bitul 0 corespunde segmentului P
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

[[Fișier:transcoder.png]]

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Toate fișierele Verilog (cu extensia .v) care conțin descrierea circuitului de afișare pe 7 segmente
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atenție, arhiva va conține doar fișiere (fără directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4



== Recomandări pentru cadrele didactice ==
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]]

CID Lab Lucrarea 2

2017-03-15T12:57:00Z

Mdascalu: /* Exemplul 2 */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)|Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]
* [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]]

== Exemplul 1 ==

Realizați un decodor de doi biți folosind un bloc '''case'''. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri.

== Exemplul 2 ==

Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc '''case''', care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi '''value''' iar ieșirea '''out_seg'''.
Testați decodorul aplicând intrarea pe SW1 și SW0 și afișând ieșirea pe afișajul cu 7 segmente, cifra din dreapta.

== Exerciții ==

Completați transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = E, 15 = F). Adăugați circuitului un decodor folosit pentru a selecta care din cele 4 cifre să afișeze valoarea selectată. Intrarea pentru selecția cifrei se va numi '''selection''', iar ieșirea '''out_sel'''. Corespondența între '''selection''' și cele 4 cifre cu 7 segmente de pe placa Nexys 2 este conform regulii:
* selection = 0 aprinde cifra corespunzătoare AN0
* selection = 1 aprinde cifra corespunzătoare AN1
* selection = 2 aprinde cifra corespunzătoare AN2
* selection = 3 aprinde cifra corespunzătoare AN3

Modulul top-level se va numi '''afisaj7seg'''.

=== Exercitiul 1===

*Intrarea '''value''' se va conecta la switchurile SW3-SW0 (corespunzător biților 3->0 ai '''value''', în această ordine).
*Intrarea '''selection''' se va conecta la SW7-SW6 (corespunzător biților 1->0 ai '''selection''', în această ordine).
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului A
**Bitul 6 corespunde segmentului B
**Bitul 5 corespunde segmentului C
**Bitul 4 corespunde segmentului D
**Bitul 3 corespunde segmentului E
**Bitul 2 corespunde segmentului F
**Bitul 1 corespunde segmentului G
**Bitul 0 corespunde segmentului P
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

===Exercitiul 2===

*Intrarea '''value''' se va conecta la switchurile SW7-SW4 (corespunzător biților 3->0 ai '''value''', în această ordine)
*Intrarea '''selection''' se va conecta la SW1-SW0 (corespunzător biților 1->0 ai '''selection''', în această ordine)
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului P
**Bitul 6 corespunde segmentului A
**Bitul 5 corespunde segmentului G
**Bitul 4 corespunde segmentului D
**Bitul 3 corespunde segmentului F
**Bitul 2 corespunde segmentului B
**Bitul 1 corespunde segmentului E
**Bitul 0 corespunde segmentului C
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

===Exercitiul 3===

*Intrarea '''value''' se va conecta la switchurile SW6-SW3 (corespunzător biților 3->0 ai '''value''', în această ordine)
*Intrarea '''selection''' se va conecta la SW2-SW1 (corespunzător biților 1->0 ai '''selection''', în această ordine)
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului P
**Bitul 6 corespunde segmentului G
**Bitul 5 corespunde segmentului F
**Bitul 4 corespunde segmentului E
**Bitul 3 corespunde segmentului D
**Bitul 2 corespunde segmentului C
**Bitul 1 corespunde segmentului B
**Bitul 0 corespunde segmentului A
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

===Exercitiul 4===

*Intrarea '''value''' se va conecta la switchurile SW5-SW2 (corespunzător biților 3->0 ai '''value''', în această ordine)
*Intrarea '''selection''' se va conecta la SW7-SW6 (corespunzător biților 1->0 ai '''selection''', în această ordine)
*Biții '''out_seg''' corespund cu segmentele în modul următor:
**Bitul 7 corespunde segmentului G
**Bitul 6 corespunde segmentului B
**Bitul 5 corespunde segmentului E
**Bitul 4 corespunde segmentului C
**Bitul 3 corespunde segmentului F
**Bitul 2 corespunde segmentului A
**Bitul 1 corespunde segmentului D
**Bitul 0 corespunde segmentului P
*Ieșirile se vor conecta la pinii corespunzători pentru afișajul cu 7 segmente.

[[Fișier:transcoder.png]]

== Submiterea Exercițiilor ==

Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Toate fișierele Verilog (cu extensia .v) care conțin descrierea circuitului de afișare pe 7 segmente
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atenție, arhiva va conține doar fișiere (fără directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_7seg_[Nr. Exercitiu] de exemplu Petrica_Lucian_423B_7seg_4



== Recomandări pentru cadrele didactice ==
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]]

CID Lab Lucrarea 1

2017-02-26T18:43:19Z

Mdascalu: /* Exemplu */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]

== Exemplu ==

Creați un proiect nou în Quartus II, pentru dispozitivul FPGA Altera Cyclone II de pe placa DE1. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

'''Atenție!''' Numele modulului top-level care va fi sintetizat trebuie setat corect cand creati proiectul (in cazul acesta, OrGate).

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Adăugați constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0: PIN_L22
* in2 conectat la SW7: PIN_M2
* out conectat la LDR3 (ledul roșu nr.3): PIN_Y19

Implementați proiectul pe placa DE1 și observați funcționalitatea circuitului descris de proiectul Quartus II.

Pinii la care sunt conectați dispozitivele I/O pe placa experimentală DE1:
[[http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf]]

== Exercițiul 1 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LDG2.

[[Fișier:lab1_ex1.jpg]]

== Exercițiul 2 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LDR7.

[[Fișier:lab1_ex2.gif]]

== Exercițiul 3 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LDG3.

[[Fișier:lab1_ex3.jpg]]

== Exercițiul 4 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LDR6.

[[Fișier:lab1_ex4.png]]

== Exercițiul 5 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LDG4.

[[Fișier:lab1_ex5.png]]

== Exercițiul 6 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LDR7.

[[Fișier:lab1_ex6.png]]

== Submiterea Exercițiilor ==

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]. De exemplu Petrica_Lucian_423B_2

== Recomandări pentru cadrele didactice ==

* Parcurgerea tutorialului [[Introducere în sinteza pe FPGA. Xilinx ISE]], răspunzându-se la întrebările studenților.
* Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul [[Tutorial Xilinx ISE (13.4)|Xilinx ISE]].

CID Lab Lucrarea 1

2017-02-26T18:42:25Z

Mdascalu: /* Exemplu */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]

== Exemplu ==

Creați un proiect nou în Quartus II, pentru dispozitivul FPGA Altera Cyclone II de pe placa DE1. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

'''Atenție!''' Numele modulului top-level care va fi sintetizat trebuie setat corect cand creati proiectul (in cazul acesta, OrGate).

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Adăugați constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0: PIN_L22
* in2 conectat la SW7: PIN_M2
* out conectat la LDR3 (ledul roșu nr.3): PIN_Y19

Implementați proiectul pe placa DE1 și observați funcționalitatea circuitului descris de proiectul Quartus II.
[[http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf]]

== Exercițiul 1 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LDG2.

[[Fișier:lab1_ex1.jpg]]

== Exercițiul 2 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LDR7.

[[Fișier:lab1_ex2.gif]]

== Exercițiul 3 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LDG3.

[[Fișier:lab1_ex3.jpg]]

== Exercițiul 4 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LDR6.

[[Fișier:lab1_ex4.png]]

== Exercițiul 5 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LDG4.

[[Fișier:lab1_ex5.png]]

== Exercițiul 6 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LDR7.

[[Fișier:lab1_ex6.png]]

== Submiterea Exercițiilor ==

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]. De exemplu Petrica_Lucian_423B_2

== Recomandări pentru cadrele didactice ==

* Parcurgerea tutorialului [[Introducere în sinteza pe FPGA. Xilinx ISE]], răspunzându-se la întrebările studenților.
* Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul [[Tutorial Xilinx ISE (13.4)|Xilinx ISE]].

Fișier:Pinii la care sunt conectati dispozitivele I-O pe placa experimentala DE1.pdf

2017-02-26T18:40:10Z

Mdascalu:

CID Lab Lucrarea 1

2017-02-26T18:18:00Z

Mdascalu: /* Exemplu */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]

== Exemplu ==

Creați un proiect nou în Quartus II, pentru dispozitivul FPGA Altera Cyclone II de pe placa DE1. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

'''Atenție!''' Numele modulului top-level care va fi sintetizat trebuie setat corect cand creati proiectul (in cazul acesta, OrGate).

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Adăugați constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0: PIN_L22
* in2 conectat la SW7: PIN_M2
* out conectat la LDR3 (ledul roșu nr.3): PIN_Y19

Implementați proiectul pe placa DE1 și observați funcționalitatea circuitului descris de proiectul Quartus II.
[[Pinii la care sunt conectați dispozitivele I/O pe placa experimentală DE1]]

== Exercițiul 1 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LDG2.

[[Fișier:lab1_ex1.jpg]]

== Exercițiul 2 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LDR7.

[[Fișier:lab1_ex2.gif]]

== Exercițiul 3 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LDG3.

[[Fișier:lab1_ex3.jpg]]

== Exercițiul 4 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LDR6.

[[Fișier:lab1_ex4.png]]

== Exercițiul 5 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LDG4.

[[Fișier:lab1_ex5.png]]

== Exercițiul 6 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LDR7.

[[Fișier:lab1_ex6.png]]

== Submiterea Exercițiilor ==

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]. De exemplu Petrica_Lucian_423B_2

== Recomandări pentru cadrele didactice ==

* Parcurgerea tutorialului [[Introducere în sinteza pe FPGA. Xilinx ISE]], răspunzându-se la întrebările studenților.
* Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul [[Tutorial Xilinx ISE (13.4)|Xilinx ISE]].

CID Lab Lucrarea 1

2017-02-26T17:42:32Z

Mdascalu: /* Exercițiul 6 */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]

== Exemplu ==

Creați un proiect nou în Quartus II, pentru dispozitivul FPGA Altera Cyclone II de pe placa DE1. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

'''Atenție!''' Numele modulului top-level care va fi sintetizat trebuie setat corect cand creati proiectul (in cazul acesta, OrGate).

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Adăugați constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0: PIN_L22
* in2 conectat la SW7: PIN_M2
* out conectat la LDR3 (ledul roșu nr.3): PIN_Y19

Implementați proiectul pe placa DE1 și observați funcționalitatea circuitului descris de proiectul Quartus II.

== Exercițiul 1 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LDG2.

[[Fișier:lab1_ex1.jpg]]

== Exercițiul 2 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LDR7.

[[Fișier:lab1_ex2.gif]]

== Exercițiul 3 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LDG3.

[[Fișier:lab1_ex3.jpg]]

== Exercițiul 4 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LDR6.

[[Fișier:lab1_ex4.png]]

== Exercițiul 5 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LDG4.

[[Fișier:lab1_ex5.png]]

== Exercițiul 6 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LDR7.

[[Fișier:lab1_ex6.png]]

== Submiterea Exercițiilor ==

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]. De exemplu Petrica_Lucian_423B_2

== Recomandări pentru cadrele didactice ==

* Parcurgerea tutorialului [[Introducere în sinteza pe FPGA. Xilinx ISE]], răspunzându-se la întrebările studenților.
* Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul [[Tutorial Xilinx ISE (13.4)|Xilinx ISE]].

CID Lab Lucrarea 1

2017-02-26T17:41:56Z

Mdascalu: /* Exercițiul 5 */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]

== Exemplu ==

Creați un proiect nou în Quartus II, pentru dispozitivul FPGA Altera Cyclone II de pe placa DE1. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

'''Atenție!''' Numele modulului top-level care va fi sintetizat trebuie setat corect cand creati proiectul (in cazul acesta, OrGate).

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Adăugați constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0: PIN_L22
* in2 conectat la SW7: PIN_M2
* out conectat la LDR3 (ledul roșu nr.3): PIN_Y19

Implementați proiectul pe placa DE1 și observați funcționalitatea circuitului descris de proiectul Quartus II.

== Exercițiul 1 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LDG2.

[[Fișier:lab1_ex1.jpg]]

== Exercițiul 2 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LDR7.

[[Fișier:lab1_ex2.gif]]

== Exercițiul 3 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LDG3.

[[Fișier:lab1_ex3.jpg]]

== Exercițiul 4 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LDR6.

[[Fișier:lab1_ex4.png]]

== Exercițiul 5 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LDG4.

[[Fișier:lab1_ex5.png]]

== Exercițiul 6 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LD5.

[[Fișier:lab1_ex6.png]]

== Submiterea Exercițiilor ==

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]. De exemplu Petrica_Lucian_423B_2

== Recomandări pentru cadrele didactice ==

* Parcurgerea tutorialului [[Introducere în sinteza pe FPGA. Xilinx ISE]], răspunzându-se la întrebările studenților.
* Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul [[Tutorial Xilinx ISE (13.4)|Xilinx ISE]].

CID Lab Lucrarea 1

2017-02-26T17:41:37Z

Mdascalu: /* Exercițiul 4 */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]

== Exemplu ==

Creați un proiect nou în Quartus II, pentru dispozitivul FPGA Altera Cyclone II de pe placa DE1. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

'''Atenție!''' Numele modulului top-level care va fi sintetizat trebuie setat corect cand creati proiectul (in cazul acesta, OrGate).

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Adăugați constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0: PIN_L22
* in2 conectat la SW7: PIN_M2
* out conectat la LDR3 (ledul roșu nr.3): PIN_Y19

Implementați proiectul pe placa DE1 și observați funcționalitatea circuitului descris de proiectul Quartus II.

== Exercițiul 1 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LDG2.

[[Fișier:lab1_ex1.jpg]]

== Exercițiul 2 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LDR7.

[[Fișier:lab1_ex2.gif]]

== Exercițiul 3 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LDG3.

[[Fișier:lab1_ex3.jpg]]

== Exercițiul 4 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LDR6.

[[Fișier:lab1_ex4.png]]

== Exercițiul 5 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LD4.

[[Fișier:lab1_ex5.png]]

== Exercițiul 6 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LD5.

[[Fișier:lab1_ex6.png]]

== Submiterea Exercițiilor ==

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]. De exemplu Petrica_Lucian_423B_2

== Recomandări pentru cadrele didactice ==

* Parcurgerea tutorialului [[Introducere în sinteza pe FPGA. Xilinx ISE]], răspunzându-se la întrebările studenților.
* Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul [[Tutorial Xilinx ISE (13.4)|Xilinx ISE]].

CID Lab Lucrarea 1

2017-02-26T17:40:41Z

Mdascalu: /* Exemplu */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]

== Exemplu ==

Creați un proiect nou în Quartus II, pentru dispozitivul FPGA Altera Cyclone II de pe placa DE1. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

'''Atenție!''' Numele modulului top-level care va fi sintetizat trebuie setat corect cand creati proiectul (in cazul acesta, OrGate).

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Adăugați constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0: PIN_L22
* in2 conectat la SW7: PIN_M2
* out conectat la LDR3 (ledul roșu nr.3): PIN_Y19

Implementați proiectul pe placa DE1 și observați funcționalitatea circuitului descris de proiectul Quartus II.

== Exercițiul 1 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LDG2.

[[Fișier:lab1_ex1.jpg]]

== Exercițiul 2 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LDR7.

[[Fișier:lab1_ex2.gif]]

== Exercițiul 3 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LDG3.

[[Fișier:lab1_ex3.jpg]]

== Exercițiul 4 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LD6.

[[Fișier:lab1_ex4.png]]

== Exercițiul 5 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LD4.

[[Fișier:lab1_ex5.png]]

== Exercițiul 6 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LD5.

[[Fișier:lab1_ex6.png]]

== Submiterea Exercițiilor ==

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]. De exemplu Petrica_Lucian_423B_2

== Recomandări pentru cadrele didactice ==

* Parcurgerea tutorialului [[Introducere în sinteza pe FPGA. Xilinx ISE]], răspunzându-se la întrebările studenților.
* Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul [[Tutorial Xilinx ISE (13.4)|Xilinx ISE]].

CID Lab Lucrarea 1

2017-02-26T17:38:22Z

Mdascalu: /* Exercițiul 2 */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]

== Exemplu ==

Creați un proiect nou în Quartus II, pentru dispozitivul FPGA Altera Cyclone II de pe placa DE1. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Adăugați constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0: PIN_L22
* in2 conectat la SW7: PIN_M2
* out conectat la LDR3 (ledul roșu nr.3): PIN_Y19

Implementați proiectul pe placa DE1 și observați funcționalitatea circuitului descris de proiectul Quartus II.

== Exercițiul 1 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LDG2.

[[Fișier:lab1_ex1.jpg]]

== Exercițiul 2 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LDR7.

[[Fișier:lab1_ex2.gif]]

== Exercițiul 3 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LDG3.

[[Fișier:lab1_ex3.jpg]]

== Exercițiul 4 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LD6.

[[Fișier:lab1_ex4.png]]

== Exercițiul 5 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LD4.

[[Fișier:lab1_ex5.png]]

== Exercițiul 6 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LD5.

[[Fișier:lab1_ex6.png]]

== Submiterea Exercițiilor ==

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]. De exemplu Petrica_Lucian_423B_2

== Recomandări pentru cadrele didactice ==

* Parcurgerea tutorialului [[Introducere în sinteza pe FPGA. Xilinx ISE]], răspunzându-se la întrebările studenților.
* Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul [[Tutorial Xilinx ISE (13.4)|Xilinx ISE]].

CID Lab Lucrarea 1

2017-02-26T17:37:58Z

Mdascalu: /* Exercițiul 1 */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]

== Exemplu ==

Creați un proiect nou în Quartus II, pentru dispozitivul FPGA Altera Cyclone II de pe placa DE1. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Adăugați constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0: PIN_L22
* in2 conectat la SW7: PIN_M2
* out conectat la LDR3 (ledul roșu nr.3): PIN_Y19

Implementați proiectul pe placa DE1 și observați funcționalitatea circuitului descris de proiectul Quartus II.

== Exercițiul 1 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LDG2.

[[Fișier:lab1_ex1.jpg]]

== Exercițiul 2 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LDR7.

[[Fișier:lab1_ex2.gif]]

== Exercițiul 3 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LDG3.

[[Fișier:lab1_ex3.jpg]]

== Exercițiul 4 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LD6.

[[Fișier:lab1_ex4.png]]

== Exercițiul 5 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LD4.

[[Fișier:lab1_ex5.png]]

== Exercițiul 6 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LD5.

[[Fișier:lab1_ex6.png]]

== Submiterea Exercițiilor ==

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]. De exemplu Petrica_Lucian_423B_2

== Recomandări pentru cadrele didactice ==

* Parcurgerea tutorialului [[Introducere în sinteza pe FPGA. Xilinx ISE]], răspunzându-se la întrebările studenților.
* Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul [[Tutorial Xilinx ISE (13.4)|Xilinx ISE]].

CID Lab Lucrarea 1

2017-02-26T17:37:38Z

Mdascalu: /* Exercițiul 3 */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]

== Exemplu ==

Creați un proiect nou în Quartus II, pentru dispozitivul FPGA Altera Cyclone II de pe placa DE1. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Adăugați constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0: PIN_L22
* in2 conectat la SW7: PIN_M2
* out conectat la LDR3 (ledul roșu nr.3): PIN_Y19

Implementați proiectul pe placa DE1 și observați funcționalitatea circuitului descris de proiectul Quartus II.

== Exercițiul 1 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LDG2.

[[Fișier:lab1_ex1.jpg]]

== Exercițiul 2 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LDR7.

[[Fișier:lab1_ex2.gif]]

== Exercițiul 3 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa DE1 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LDG3.

[[Fișier:lab1_ex3.jpg]]

== Exercițiul 4 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LD6.

[[Fișier:lab1_ex4.png]]

== Exercițiul 5 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LD4.

[[Fișier:lab1_ex5.png]]

== Exercițiul 6 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LD5.

[[Fișier:lab1_ex6.png]]

== Submiterea Exercițiilor ==

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]. De exemplu Petrica_Lucian_423B_2

== Recomandări pentru cadrele didactice ==

* Parcurgerea tutorialului [[Introducere în sinteza pe FPGA. Xilinx ISE]], răspunzându-se la întrebările studenților.
* Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul [[Tutorial Xilinx ISE (13.4)|Xilinx ISE]].

CID Lab Lucrarea 1

2017-02-26T17:37:05Z

Mdascalu: /* Exercițiul 2 */

== Noțiuni și cunoștințe necesare ==

* [[Introducere în sinteza pe FPGA. Xilinx ISE]]
* [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]]
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]
* Noțiuni de sintaxă [[Verilog]]

== Exemplu ==

Creați un proiect nou în Quartus II, pentru dispozitivul FPGA Altera Cyclone II de pe placa DE1. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Adăugați constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0: PIN_L22
* in2 conectat la SW7: PIN_M2
* out conectat la LDR3 (ledul roșu nr.3): PIN_Y19

Implementați proiectul pe placa DE1 și observați funcționalitatea circuitului descris de proiectul Quartus II.

== Exercițiul 1 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LDG2.

[[Fișier:lab1_ex1.jpg]]

== Exercițiul 2 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LDR7.

[[Fișier:lab1_ex2.gif]]

== Exercițiul 3 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LD3.

[[Fișier:lab1_ex3.jpg]]

== Exercițiul 4 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LD6.

[[Fișier:lab1_ex4.png]]

== Exercițiul 5 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LD4.

[[Fișier:lab1_ex5.png]]

== Exercițiul 6 ==

Realizați descrierea în Verilog a modulului cu intrările '''a''', '''b''', '''c''' și ieșirea '''q''', cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LD5.

[[Fișier:lab1_ex6.png]]

== Submiterea Exercițiilor ==

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro

O arhivă zip ce va conține:
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
*Un fișier de constrângeri, cu extensia .ucf
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
Atentie, arhiva va contine doar cele 3 fisiere (fara directoare).

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]. De exemplu Petrica_Lucian_423B_2

== Recomandări pentru cadrele didactice ==

* Parcurgerea tutorialului [[Introducere în sinteza pe FPGA. Xilinx ISE]], răspunzându-se la întrebările studenților.
* Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul [[Tutorial Xilinx ISE (13.4)|Xilinx ISE]].