Vizualizare sursă pentru „CID Seminar 3”

În acest seminar veţi învăţa ce este un circuit secevențial și cum se descrie acesta în Verilog.

'''Cuvinte cheie''': ''clock'', ''flip-flop'', atribuire ''blocking''/ ''non-blocking'', hazard

'''Sintaxă Verilog''': ''always'', ''initial'', ''forever''

Circuitele digitale sunt de două tipuri: 
# '''circuite logice combinaționale (CLC)''' - pot fi descrise fie folosind instrucțiuni de tip ''assign'', fie folosind procese de tip ''always''
# '''circuite secvențiale''' - pot fi descrise folosind doar procese de tip ''always''

==Exerciţiul 1==
Descrieţi în Verilog un bistabil D cu următoarele caracteristici:
* semnal de ceas activ pe frontul pozitiv
* semnal de reset sincron cu ceasul, activ pe palierul de 0

<u>Explicaţie suplimentară</u>

Circuitul cel mai des folosit pentru a sincroniza un semnal oarecare cu ceasul este bistabilul D (numit și flip-flop FF). Bistabilul D din acest exemplu are următoarele porturi:
* Clk – intrarea de ceas, activă pe frontul pozitiv 
* D – intrarea de date
* nReset – intrare sincronă cu semnalul de ceas; nReset activ pe palierul de 0 
* Q – ieşirea circuitului

[[Fișier:sem3_ex4.png|Figura 2 - Registru pe un bit (numit și bistabil D sau flip-flop)]]

'''Observație''':  Semnalul de reset va fi întotdeauna sincron cu ceasul, adica își va schimba valoarea din 1 în 0 sau invers întotdeauna pe frontul activ al ceasului!!!

<div class="regula">
Descrierea unui bistabil în Verilog la nivel RTL este posibilă doar folosind procese de tip always, având în lista de sensitivități cel puțin frontul pozitiv al ceasului.

În procesele cu ceas, se atribuie valori semnalelor folosind atribuirea de tip non-blocking (cu operatorul <=, care în acest context înseamnă "ia valoarea", şi NU mai mic sau egal!!!), spre deosebire de procesele '''always''' ce descriu circuite pur combinaționale și unde atribuirea de valori noi se face folosind doar atribuirea de tip blocking (cu operatorul =).
</div>

==Exerciţiul 2==
 
Simulaţi funcţionarea bistabilului D. Pe intrarea CK se va aplica un semnal periodic, cu perioada 6 unități de timp.

<u>Explicaţie suplimentară</u>

Semnalul de ceas are următoarele proprietăți:
# Este semnal dreptunghiular (la fel ca toate celelalte semnale digitale)
# Este un semnal periodic
# Este singurul semnal dintr-un sistem digital care este activ pe front. Toate celelalte semnale prezente într-un sistem digital sunt active pe palier.

<div class="regula">Modalitatea cea mai simplă prin care se poate genera un semnal de ceas în Verilog este folosind un proces '''initial''' și o buclă '''forever'''. După instrucțiunea '''forever''' nu se mai adaugă nici o instrucțiune, deoarece ea nu se va executa niciodată.</div>

==Exerciţiul 3==

Circuitul combinaţional din figura următoare are hazard pe ieşire. Descrieţi în Verilog acest circuit, folosind o instrucțiune ''assign'', respectiv un proces ''always'' şi apoi simulaţi funcţionarea lui, pentru a evidenţia hazardul.

[[Fișier:sem3_ex1.png|Figura 1 - Circuit logic combinațional (CLC)]]

<u>Explicaţie suplimentară</u>
 
<div class="regula">
Când utilizați '''assign''' - semnalul trebuie declarat de tip '''wire'''.

Când utilizați '''always''' - semnalul trebuie declarat de tip '''reg'''.
</div>

Hazardul (comportament al circuitelor combinaţionale care nu este conform algebrei logice) se datorează timpilor de propagare prin porţile logice. Pentru a evidenţia acest fenomen, vom introduce timpii de propagare prin porţi cu sintaxa:
assign #tp ... , unde tp este timpul de propagare.

==Exerciţiul 4==

Descrieţi în Verilog circuitul din figura următoare şi simulaţi funcţionarea lui.

[[Fișier:sem3_ex5.png|Figura 3 - Un circuit secvențial]]

<u>Explicaţie suplimentară</u>

Circuitul poate fi descris în două moduri:
* separând partea combinațională de cea secvențială (folosind 2 procese '''always''')
* folosind un singur proces '''always'''
Simularea va evidenţia eliminarea hazardului pe ieşire.

==Exerciţiul 5==

Simulați și comparați funcţionarea următoarelor circuite (în cele două module diferă doar tipul de atribuire folosit: non-blocking, respectiv blocking):

Circuitul 1:
<syntaxhighlight lang="verilog">  
always@(posedge clk) begin
    if (nReset == 0) begin
        b <= 0;
        c <= 0;
    end else begin
        b <= a;
        c <= b;
    end
end
</syntaxhighlight>

Circuitul 2: 
<syntaxhighlight lang="verilog"> 
always@(posedge clk) begin
    if (nReset == 0) begin
        b = 0;
        c = 0;
    end else begin
        b = a;
        c = b;
    end
end
</syntaxhighlight>

'''Observație''': Pentru descrierea circuitelor sincrone cu ceasul se folosește întotdeauna atribuirea non-blocking '''<='''.

<u>Explicatii suplimentare</u>

Mai mult, modalitatea in care se atribuie valori semnalelor este recomandata a fi de tip non-blocking (cu operatorul <=, care în acest context înseamnă săgeată spre stânga, adică “ia valoarea”, şi NU mai mic sau egal!!!), spre deosebire de procesele always ce descriu circuite pur combinationale si unde atribuirea de valori noi se face folosind doar atribuirea de tip blocking (cu operatorul =).

Iata diferenta intre tipul de atribuire blocking si cea non-blocking:

Spre deosebire de atribuirea blocking (=), atribuirea non-blocking (<=) nu actualizeaza imediat semnalul reg din stânga, ci doar la sfârşitul pasului de simulare curent.

Iata un exemplu: descrierea mai multor bistabili în procese diferite, folosind atribuirea blocking:
<syntaxhighlight lang="verilog">
always @(posedge clock)
    b = a;
always @(posedge clock)
    c = b;
</syntaxhighlight>
În acest caz particular, la sosirea unui front pozitiv al ceasului în simulare ambele procese sunt executate. Este însă imposibil de spus care va fi primul proces executat de simulator. Apar două cazuri posibile:
Fie cele două procese sunt executate în ordinea în care au fost scrise. În acest caz, B va fi updatat primul şi noua valoare a lui B va fi folosită pentru a-l updata pe C. Deci B şi C vor avea aceeaşi valoare, mai exact valoarea A!

Fie cele două procese always vor fi executate în ordinea inversă. În acest caz, lui C i se va atribui vechea valoare a lui B, apoi B va fi updatat cu valoarea A.

Astfel, pot apărea diferenţe între rezultatele obţinute în urma simulării folosind tool-uri de simulare diferite, dar pot apărea diferenţe şi între rezultatele simulării descrierii RTL şi a simulării post-layout!
Iata ce se intampla insa, daca implementam cei doi FFs folosind atribuiri non-blocking:
<syntaxhighlight lang="verilog">
always @(posedge clock)
    b <= a;
always @(posedge clock)
    c <= b;
</syntaxhighlight> 
In acest caz, B şi C nu primesc valori noi decât după cele ambele atribuiri au fost executate, adică pe frontul pozitiv următor! Astfel, schema ce va fi simulată va fi identică cu cea generată în urma sintezei codului RTL.

==Temă==

# Descrieți în Verilog și simulați un circuit de numărare folosind un bistabil cu intrare de ''Set'' asincronă cu ceasul şi activă pe palierul de 1 și intrare de ''Load'' sincronă cu ceasul, activă pe palierul de 1. Când ''Load'' este activ, numărătorul se încarcă cu o valoare ''Data_In''. 
# Descrieți și simulați funcționarea unui registru de deplasare la stânga, folosind operatorul de shiftare <<, respectiv cel de concatenare {}.
# Descrieți și simulați un registru de deplasare la stânga circular (MSB devine LSB).