CID Aplicatii 2 - Revizia istoricului

Ipascal: /* Exercitii suplimentare */

2021-03-09T17:47:39Z

Exercitii suplimentare

2021-03-08T18:02:38Z

Exemplul 1

2021-03-07T15:32:41Z

Exercitii suplimentare

2021-03-07T15:04:44Z

Exemplul 3

2021-03-07T15:03:05Z

Exemplul 1

2021-03-07T15:02:32Z

Exemplul 2

2021-03-07T15:01:30Z

Exemplul 1

2021-03-07T14:59:34Z

Exemplul 2

2021-03-07T10:57:44Z

2021-03-07T10:34:54Z

@@ Linia 231: / Linia 231: @@
 </syntaxhighlight>
-. Scrieti un modul de test pentru un comparator pe 8 biti, descris cu ajutorul Verilog astfel:
+. Scrieti un modul de test pentru un comparator, descris cu ajutorul Verilog astfel:
 <syntaxhighlight lang="Verilog">
 module comp(

@@ Linia 20: / Linia 20: @@
 Descrieti structural circuitul reprezentat mai jos si creati pentru acesta un modul de test.
-[[Fișier:Gates.png|400px]]
+[[Fișier:Gates2.png|400px]]
 '''Implementarea Verilog a circuitului'''

@@ Linia 217: / Linia 217: @@
 == Exercitii suplimentare ==
-. Scrieti modulul de test pentru un sumator pe 4 biti care are urmatoarea definitie
+. Scrieti un modul de test pentru un sumator pe 4 biti, descris cu ajutorul Verilog astfel:
 <syntaxhighlight lang="Verilog">
@@ Linia 231: / Linia 231: @@
 </syntaxhighlight>
-. Scrieti modulul de test pentru un comparator pe 8 biti;
+. Scrieti un modul de test pentru un comparator pe 8 biti, descris cu ajutorul Verilog astfel:
 <syntaxhighlight lang="Verilog">
-module sum(
+module comp(
    input[3:0] a,
    input[3:0] b,

@@ Linia 149: / Linia 149: @@
 ==Exemplul 3==
-'''Scop:''' Descrierea  comportamentala  a  aceluiasi  circuit  cu  ajutorul  blocurilor  assign  conditionat, always + if si always + case.
+Descrieti comportamental acelasi circuit, folosind blocurile assign conditionat, always + if si always + case.
 '''Implementarea Verilog a circuitului'''

@@ Linia 18: / Linia 18: @@
 ==Exemplul 1==
-Descriereti structural circuitul reprezentat mai jos si creati pentru acesta un modul de test.
+Descrieti structural circuitul reprezentat mai jos si creati pentru acesta un modul de test.
 [[Fișier:Gates.png|400px]]

@@ Linia 83: / Linia 83: @@
 ==Exemplul 2==
-'''Scop:''' Descrierea functionala a aceluiasi circuit cu ajutorul operatorilor Verilog si realizarea unui modul de test cu evaluare automata.
+Descrieti functional circuitul anterior cu ajutorul operatorilor Verilog si realizati un modul de test cu evaluare automata.
 '''Implementarea Verilog a circuitului'''

@@ Linia 88: / Linia 88: @@
 <syntaxhighlight lang="Verilog">
-module exemplul2(output out,input in0,input in1,input sel);
+module exemplul2(
    assign out = ((~sel) & in0) | (sel & in1);

@@ Linia 201: / Linia 201: @@
 </syntaxhighlight>
-''Elemente de sintaxa''
+'''Elemente de sintaxa'''
-* Blocul ''always'' descrie un comportament repetitiv. Acesta se executa atunci cand se schimba un element din lista de senzitivitate "@(...)". In functie de semnalele definite in lista de senzitivitate, blocul always poate avea atat comportament combinational, cat so secvential (vezi [[Verilog]] pentru mai multe detalii).
+* Blocul ''always'' descrie un comportament repetitiv. Acesta se executa atunci cand se schimba un element din lista de senzitivitate "@(...)". In functie de semnalele definite in lista de senzitivitate, blocul always poate avea atat comportament combinational, cat si secvential (vezi [[Verilog]] pentru mai multe detalii).
 '''Observatii: '''

@@ Linia 69: / Linia 69: @@
 * Pentru a astepta un anumit interval de tip se pot folosi instructiuni de intarziere:
 ** ''#1;'' - Asteapta o unitate de timp (conform celei specificate in directiva ''`timescale'') Intarzierile cu "#" nu sunt recomandate in testarea circuitelor secventiale.  Exemple:
-** ''#5ns;'' - Asteapta 5 nanosecunda
+** ''#5ns;'' - Asteapta 5 nanosecunde
-** ''#12us;'' - Asteapta 12 microsecunda
+** ''#12us;'' - Asteapta 12 microsecunde
-** ''#1s;'' - Asteapta 1 secunda
+** ''#1s;'' - Asteapta o secunda
 '''Observatii:'''