CID Aplicatii 3 - Revizia istoricului

Gvpopescu la 15 martie 2021 07:21

2021-03-15T07:21:48Z

Andrei.ulmamei la 14 martie 2021 15:02

2021-03-14T15:02:59Z

Andrei.ulmamei: /* Exemplul 2 */

2021-03-12T14:03:28Z

Exemplul 2

Andrei.ulmamei: /* Exemplul 2 */

2021-03-12T14:02:47Z

Exemplul 2

Andrei.ulmamei: /* Exemplul 2 */

2021-03-12T13:55:18Z

Exemplul 2

Andrei.ulmamei la 12 martie 2021 13:53

2021-03-12T13:53:41Z

Andrei.ulmamei: /* Exemplul 1 */

2021-03-12T13:51:13Z

Exemplul 1

Andrei.ulmamei: /* Exemplul 1 */

2021-03-12T13:39:40Z

Exemplul 1

Andrei.ulmamei la 12 martie 2021 13:28

2021-03-12T13:28:53Z

Andrei.ulmamei la 12 martie 2021 13:26

2021-03-12T13:26:36Z

@@ Linia 2: / Linia 2: @@
 ==Programarea unui FPGA – Introducere==
 FPGA-ul (Field-programmable gate array) este un circuit programabil, capabil sa implementeze un anumit circuit definit de utilizator si este format dintr-o matrice de blocuri programabile, interconectate intre ele printr-o serie de conexiuni programabile. Aceste blocuri pot implementa atat functii logice, cat si memorii.
 Cand se doreste implementarea unui circuit pe FPGA, acesta urmeaza mai multe etape: sinteza,
@@ Linia 12: / Linia 14: @@
 circuit la nivel de blocuri disponibile pe FPGA. Acest pas este dependent de FPGA-ul folosit.
-[[Fișier:Blp.PNG|400px]]
+[[Fișier:Fpga2.png|Structura unui bloc generator de functii]]
 Registrul de Tip D sau bistabilul, este un circuit de memorie ce poate memora date la
@@ Linia 34: / Linia 39: @@
 a FPGA-ului, configurand astfel dispozitivul.
-[[Fișier:Fpgaimg.PNG|400px]]
+[[Fișier:Fpgaimg.PNG|600px]]
 ==Exemplul 1==
@@ Linia 52: / Linia 57: @@
      input [3:0] in1
 );
 always@(in0 or in1) begin
-if(in1 > in0) begin
+    if(in1 > in0) begin
-    equal = 0;
+        equal = 0;
-    lower = 0;
+        lower = 0;
-    greater = 1;
+        greater = 1;
-end else if(in1 == in0) begin
+    end else if(in1 == in0) begin
-    equal = 1;
+        equal = 1;
-    lower = 0;
+        lower = 0;
-    greater = 0;
+        greater = 0;
-end else begin
+    end else begin
-    equal = 0;
+        equal = 0;
-    lower = 1;
+        lower = 1;
-    greater = 0;
+        greater = 0;
- end
+    end
 end
 endmodule
 </syntaxhighlight>
@@ Linia 100: / Linia 107: @@
      .in1(in1_t)
   );
 endmodule
 </syntaxhighlight>
@@ Linia 115: / Linia 123: @@
 In exemplul de mai jos, vom implementa un circuit de adunare pe 4 biti, folosind sumatoare pe 1 bit.
-[[Fișier:4bitadder.PNG|400px]]
+[[Fișier:4bitadder.PNG|800px]]
 '''Implementarea in Verilog a Adder1b'''
@@ Linia 127: / Linia 135: @@
      input carry_in
 );
 assign {carry_out, sum} = in0 + in1 + carry_in;
@@ Linia 144: / Linia 153: @@
      input [3:0] in1
 );
 wire c1, c2, c3;
 Adder1b Adder0(
      .sum(sum[0]),
@@ Linia 173: / Linia 184: @@
      .carry_in(c3)
 );
 endmodule
@@ Linia 201: / Linia 213: @@
       end
- if(flag == 0)
+     if(flag == 0)
-     $display("TEST_PASS");
+         $display("TEST_PASS");
- else
+     else
-     $display("TEST_FAIL");
+         $display("TEST_FAIL");
- #2 $stop();
+     #2 $stop();
   end
   Adder4b DUT(
      .carry_out(carry_out_t),
@@ Linia 214: / Linia 227: @@
      .in1(in1_t)
   );
 endmodule
@@ Linia 238: / Linia 252: @@
      output wire sum
 );
 assign sum = a ^ b;
 assign carry = a & b;

← Versiunea anterioară		Versiunea de la data 14 martie 2021 15:02
Linia 221:		Linia 221:
	*Pentru modulul de test: Pe langa generarea semnalelor de test, observam ca la fiecare pas testam corectitudinea iesirii.		*Pentru modulul de test: Pe langa generarea semnalelor de test, observam ca la fiecare pas testam corectitudinea iesirii.
	*Consideram un fanion flag, de tip reg deoarece isi va modifica valoarea intr-un bloc initial, pe care il vom initializa cu 0 (prezumtia de nevinovatie – consideram initial circuitul corect). Testam conditia de corectitudine la fiecare pas de generare a semnalelor de test (la fiecare iteratie a buclei for) si daca ea este indeplinita, nimic nu se intampla cu flag, ramanand 0. Daca acesta conditie nu este indeplinita cel putin o data, flag se va face 1, semnalizand ca apare cel putin un caz incorect, afisandu-se totodata in consola cu $display mesajul TEST_FAIL si starea semnalelor in momentul acestuia. La iesirea din bucla testam din nou fanionul si daca acesta este 0, inseamna ca nu a aparut nici macar un caz incorect, afisand in cazul acesta mesajul TEST_PASS.		*Consideram un fanion flag, de tip reg deoarece isi va modifica valoarea intr-un bloc initial, pe care il vom initializa cu 0 (prezumtia de nevinovatie – consideram initial circuitul corect). Testam conditia de corectitudine la fiecare pas de generare a semnalelor de test (la fiecare iteratie a buclei for) si daca ea este indeplinita, nimic nu se intampla cu flag, ramanand 0. Daca acesta conditie nu este indeplinita cel putin o data, flag se va face 1, semnalizand ca apare cel putin un caz incorect, afisandu-se totodata in consola cu $display mesajul TEST_FAIL si starea semnalelor in momentul acestuia. La iesirea din bucla testam din nou fanionul si daca acesta este 0, inseamna ca nu a aparut nici macar un caz incorect, afisand in cazul acesta mesajul TEST_PASS.
		+
		+	==Exercitii suplimentare==
		+	1. Folosind un multiplexor cu 2 intrari de date, realizati un multiplexor cu 8 intrari de date si o iesire. Stabiliti numarul de intrari de selectie. Realizati acest circuit structural.
		+
		+	2. Realizati circuitul de la exercitiul anterior, descriindu-l comportamental.
		+
		+	3. Realizati un modul de test pentru circuitul de mai sus.
		+
		+	4. Utilizand circuitul half adder, prezentat in secventa de cod de mai jos, realizati un circuit full adder. Circuitul full adder are 3 porturi de intrare si 2 porturi de iesire. Acesta face suma celor 3 intrari si o scoate la iesire.
		+
		+	<syntaxhighlight lang="Verilog">
		+	module half_adder(
		+	input wire a,
		+	input wire b,
		+	output wire carry,
		+	output wire sum
		+	);
		+	assign sum = a ^ b;
		+	assign carry = a & b;
		+
		+	endmodule
		+
		+	</syntaxhighlight>

← Versiunea anterioară		Versiunea de la data 12 martie 2021 14:03
Linia 114:		Linia 114:

	In exemplul de mai jos, vom implementa un circuit de adunare pe 4 biti, folosind sumatoare pe 1 bit.		In exemplul de mai jos, vom implementa un circuit de adunare pe 4 biti, folosind sumatoare pe 1 bit.
		+
	[[Fișier:4bitadder.PNG\|400px]]		[[Fișier:4bitadder.PNG\|400px]]

← Versiunea anterioară		Versiunea de la data 12 martie 2021 14:02
Linia 115:		Linia 115:
	In exemplul de mai jos, vom implementa un circuit de adunare pe 4 biti, folosind sumatoare pe 1 bit.		In exemplul de mai jos, vom implementa un circuit de adunare pe 4 biti, folosind sumatoare pe 1 bit.
	[[Fișier:4bitadder.PNG\|400px]]		[[Fișier:4bitadder.PNG\|400px]]
		+
		+	'''Implementarea in Verilog a Adder1b'''
		+
		+	<syntaxhighlight lang="Verilog">
		+	module Adder1b(
		+	output sum,
		+	output carry_out,
		+	input in0,
		+	input in1,
		+	input carry_in
		+	);
		+	assign {carry_out, sum} = in0 + in1 + carry_in;
		+
		+	endmodule
		+	</syntaxhighlight>
		+
		+	'''Observatii'''
		+	* Suma a doua numere pe n biti este un numar pe n+1 biti, cel de-al n+1 -ulea fiind bitul de carry.
		+	* Operatorul {} concateneaza mai multe semnale. Concatenarea {carry_out, sum} va duce la obtinerea unui numar pe 2 biti: bitul cel mai semnificativ (cel mai din stanga), reprezentat de carry_out si bitul cel mai putin semnificativ (cel mai din dreapta), reprezentat de sum.
		+
		+	'''Implementarea in Verilog a Adder4b'''
		+	<syntaxhighlight lang="Verilog">
		+	module Adder4b(
		+	output carry_out,
		+	output [3:0] sum,
		+	input [3:0] in0,
		+	input [3:0] in1
		+	);
		+	wire c1, c2, c3;
		+	Adder1b Adder0(
		+	.sum(sum[0]),
		+	.carry_out(c1),
		+	.in0(in0[0]),
		+	.in1(in1[0]),
		+	.carry_in(0)
		+	);
		+	Adder1b Adder1(
		+	.sum(sum[1]),
		+	.carry_out(c2),
		+	.in0(in0[1]),
		+	.in1(in1[1]),
		+	.carry_in(c1)
		+	);
		+	Adder1b Adder2(
		+	.sum(sum[2]),
		+	.carry_out(c3),
		+	.in0(in0[2]),
		+	.in1(in1[2]),
		+	.carry_in(c2)
		+	);
		+	Adder1b Adder3(
		+	.sum(sum[3]),
		+	.carry_out(carry_out),
		+	.in0(in0[3]),
		+	.in1(in1[3]),
		+	.carry_in(c3)
		+	);
		+	endmodule
		+
		+	</syntaxhighlight>
		+
		+	'''Implementarea in Verilog a modulului de test'''
		+
		+	<syntaxhighlight lang="Verilog">
		+	module Adder4b_TB();
		+
		+	wire carry_out_t;
		+	wire [3:0] sum_t;
		+	reg [3:0] in0_t;
		+	reg [3:0] in1_t;
		+
		+	reg flag;
		+	integer idx, jdx;
		+	initial begin
		+	flag = 0;
		+	for(idx = 0; idx < 16; idx = idx + 1) begin
		+	for(jdx = 0; jdx < 16; jdx = jdx + 1) begin
		+	in0_t = idx;
		+	in1_t = jdx;
		+	#1;
		+	if({carry_out_t, sum_t} != (in0_t + in1_t))
		+	flag = 1;
		+	end
		+	end
		+
		+	if(flag == 0)
		+	$display("TEST_PASS");
		+	else
		+	$display("TEST_FAIL");
		+
		+	#2 $stop();
		+	end
		+	Adder4b DUT(
		+	.carry_out(carry_out_t),
		+	.sum(sum_t),
		+	.in0(in0_t),
		+	.in1(in1_t)
		+	);
		+	endmodule
		+
		+	</syntaxhighlight>
		+
		+	'''Observatii'''
		+	*Pentru modulul de test: Pe langa generarea semnalelor de test, observam ca la fiecare pas testam corectitudinea iesirii.
		+	*Consideram un fanion flag, de tip reg deoarece isi va modifica valoarea intr-un bloc initial, pe care il vom initializa cu 0 (prezumtia de nevinovatie – consideram initial circuitul corect). Testam conditia de corectitudine la fiecare pas de generare a semnalelor de test (la fiecare iteratie a buclei for) si daca ea este indeplinita, nimic nu se intampla cu flag, ramanand 0. Daca acesta conditie nu este indeplinita cel putin o data, flag se va face 1, semnalizand ca apare cel putin un caz incorect, afisandu-se totodata in consola cu $display mesajul TEST_FAIL si starea semnalelor in momentul acestuia. La iesirea din bucla testam din nou fanionul si daca acesta este 0, inseamna ca nu a aparut nici macar un caz incorect, afisand in cazul acesta mesajul TEST_PASS.

← Versiunea anterioară		Versiunea de la data 12 martie 2021 13:55
Linia 114:		Linia 114:

	In exemplul de mai jos, vom implementa un circuit de adunare pe 4 biti, folosind sumatoare pe 1 bit.		In exemplul de mai jos, vom implementa un circuit de adunare pe 4 biti, folosind sumatoare pe 1 bit.
		+	[[Fișier:4bitadder.PNG\|400px]]

← Versiunea anterioară		Versiunea de la data 12 martie 2021 13:53
Linia 109:		Linia 109:
	*Pentru fiecare intrare a modulului testat se defineste un semnal de tip '''reg''', iar pentru fiecare iesire se defineste un semnal de tip '''wire'''. Atentie! Dimensiunea acestor semnale trebuie sa corespunda cu dimensiunea semnalelor din interfata modului la care vor fi legate.		*Pentru fiecare intrare a modulului testat se defineste un semnal de tip '''reg''', iar pentru fiecare iesire se defineste un semnal de tip '''wire'''. Atentie! Dimensiunea acestor semnale trebuie sa corespunda cu dimensiunea semnalelor din interfata modului la care vor fi legate.
	*Aici s-a optat pentru un test simplu, generand cate o combinatie pentru fiecare caz (egalitate, mai mic, mai mare), obsevatia facandu-se direct pe forma de unda (fara evaluare automata).		*Aici s-a optat pentru un test simplu, generand cate o combinatie pentru fiecare caz (egalitate, mai mic, mai mare), obsevatia facandu-se direct pe forma de unda (fara evaluare automata).
		+
		+
		+	==Exemplul 2==
		+
		+	In exemplul de mai jos, vom implementa un circuit de adunare pe 4 biti, folosind sumatoare pe 1 bit.

@@ Linia 38: / Linia 38: @@
 ==Exemplul 1==
 In exemplul de mai jos, vom descrie comportamental un comparator si il vom testa prin simulare.
 Comparatorul pe care il vom descrie este un circuit cu 2 intrari pe 4 biti si 3 iesiri pe un bit.
+[[Fișier:Comparator4b.PNG|400px|]]
@@ Linia 79: / Linia 70: @@
 </syntaxhighlight>
-[[Fișier:Tbcomparator4b.PNG|400px|miniatura|dreapta]]
+[[Fișier:Tbcomparator4b.PNG|400px]]

← Versiunea anterioară		Versiunea de la data 12 martie 2021 13:39
Linia 38:		Linia 38:
	==Exemplul 1==		==Exemplul 1==
	In exemplul de mai jos, vom descrie comportamental un comparator si il vom testa prin simulare.		In exemplul de mai jos, vom descrie comportamental un comparator si il vom testa prin simulare.
		+
		+	[[Fișier:Comparator4b.PNG\|400px\|miniatura\|Interfata comparatorului cu intrari pe 4 biti]]
		+
		+	Comparatorul pe care il vom descrie este un circuit cu 2 intrari pe 4 biti si 3 iesiri pe un bit.
		+
		+
		+
		+
		+
		+
		+
		+
		+
		+
		+	'''Implementarea in Verilog a circuitului'''
		+	<syntaxhighlight lang="Verilog">
		+	module Comparator(
		+	output reg equal,
		+	output reg lower,
		+	output reg greater,
		+	input [3:0] in0,
		+	input [3:0] in1
		+	);
		+	always@(in0 or in1) begin
		+	if(in1 > in0) begin
		+	equal = 0;
		+	lower = 0;
		+	greater = 1;
		+	end else if(in1 == in0) begin
		+	equal = 1;
		+	lower = 0;
		+	greater = 0;
		+	end else begin
		+	equal = 0;
		+	lower = 1;
		+	greater = 0;
		+	end
		+	end
		+	endmodule
		+	</syntaxhighlight>
		+
		+	[[Fișier:Tbcomparator4b.PNG\|400px\|miniatura\|dreapta]]

← Versiunea anterioară		Versiunea de la data 12 martie 2021 13:28
Linia 35:		Linia 35:

	[[Fișier:Fpgaimg.PNG\|400px]]		[[Fișier:Fpgaimg.PNG\|400px]]
		+
		+	==Exemplul 1==
		+	In exemplul de mai jos, vom descrie comportamental un comparator si il vom testa prin simulare.

← Versiunea anterioară		Versiunea de la data 12 martie 2021 13:26
Linia 33:		Linia 33:
	fizice ale FPGA-ului) se va genera fisierul de implementare, ce va fi apoi descarcat in memoria SRAM		fizice ale FPGA-ului) se va genera fisierul de implementare, ce va fi apoi descarcat in memoria SRAM
	a FPGA-ului, configurand astfel dispozitivul.		a FPGA-ului, configurand astfel dispozitivul.
		+
		+	[[Fișier:Fpgaimg.PNG\|400px]]