CID Lab Lucrarea 0 - Revizia istoricului

Lpetrica la 22 februarie 2015 20:32

2015-02-22T20:32:00Z

Lpetrica la 22 februarie 2015 12:08

2015-02-22T12:08:59Z

Lpetrica: /* Placa de dezvoltare */

2015-02-22T11:49:50Z

Placa de dezvoltare

Lpetrica: /* Placa de dezvoltare */

2015-02-22T11:47:47Z

Placa de dezvoltare

Lpetrica: /* Placa de dezvoltare */

2015-02-22T11:44:52Z

Placa de dezvoltare

Lpetrica: /* Placa de dezvoltare */

2015-02-22T11:30:32Z

Placa de dezvoltare

Lpetrica: /* Placa de dezvoltare */

2015-02-22T11:25:12Z

Placa de dezvoltare

Lpetrica: Pagină nouă: == Noțiuni și cunoștințe necesare == * Logică booleană și sisteme de numerație == Placa de dezvol...

2015-02-22T11:01:37Z

Pagină nouă: == Noțiuni și cunoștințe necesare == * Logică booleană și sisteme de numerație == Placa de dezvol...

Pagină nouă

== Noțiuni și cunoștințe necesare ==

* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]]

== Placa de dezvoltare ==

[[Image:placa_integrate_cid.jpg|thumb|right|300px|Placa de dezvoltare cu circuite integrate digitale]]

== Cerințe ==

Creați un proiect nou în Xilinx ISE, pentru dispozitivul FPGA de pe placa Nexys2. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

<syntaxhighlight lang="Verilog">
module OrGate(
output out,
input in1,
input in2
);

assign out = in1 | in2;

endmodule
</syntaxhighlight>

Creați un fișier de constrângeri și scrieți constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
* in1 conectat la SW0
* in2 conectat la SW7
* out conectat la LD3

Implementați proiectul pe placa Nexys și observați funcționalitatea circuitului descris de proiectul Xilinx ISE.

@@ Linia 35: / Linia 35: @@
 * Se va folosi o poartă ȘI-NU pentru a implementa inversorul din schema circuitului, legând ambele intrări ale porții ȘI-NU la semnalul ce trebuie inversat.
 * Ieșirea circuitului va fi conectată la unul din LED-uri pentru a vizualiza valoarea sa logică
 == Cerințe ==

@@ Linia 20: / Linia 20: @@
 * Ieșirile unei porți pot fi conectate la intrările altei porți prin fire, ce vor fi puse la dispoziție împreună cu placa de dezvoltare
 * Nu se vor lega între ele ieșirile a două porți
-** Atenție, fiecare intrare de poartă pe placă are doi pini, dintre care maxim unul va fi conectat la ieșirea unei porți logice, celălalt putând fi legat la intrarea unei porți logice
+** Atenție, fiecare intrare de poartă logică are doi pini, dintre care maxim unul va fi conectat la ieșirea unei porți logice, celălalt putând fi legat la intrarea unei porți logice
 ** Inversoarele de pe placă au deja conectate intrările la ieșirile porților ȘI-NU/SAU-NU asociate, deci pinii de pe intrarile inversoarelor nu pot fi folosiți pentru a lega intrarea inversoarelor cu ieșirea unei alte porți de pe placă.
 ** Funcția de inversare poate fi implementată și prin intermediul porților ȘI-NU sau XOR de pe placă

@@ Linia 21: / Linia 21: @@
 * Nu se vor lega între ele ieșirile a două porți
 ** Atenție, fiecare intrare de poartă pe placă are doi pini, dintre care maxim unul va fi conectat la ieșirea unei porți logice, celălalt putând fi legat la intrarea unei porți logice
 ** Inversoarele de pe placă au deja conectate intrările la ieșirile porților ȘI-NU/SAU-NU asociate, deci pinii de pe intrarile inversoarelor nu pot fi folosiți pentru a lega intrarea inversoarelor cu ieșirea unei alte porți de pe placă.
 * Nu se vor lega ieșirile porților la VCC sau masă

@@ Linia 20: / Linia 20: @@
 * Ieșirile unei porți pot fi conectate la intrările altei porți prin fire, ce vor fi puse la dispoziție împreună cu placa de dezvoltare
 * Nu se vor lega între ele ieșirile a două porți
-** Atenție, fiecare intrare de poartă pe placă are doi pini, dintre care maxim unul va fi conectat la ieșirea unei alte porți, celălalt putând fi legat la intrarea unei alte porți
+** Atenție, fiecare intrare de poartă pe placă are doi pini, dintre care maxim unul va fi conectat la ieșirea unei porți logice, celălalt putând fi legat la intrarea unei porți logice
-** Inversoarele de pe placă au deja conectate intrările la porțile ȘI-NU/SAU-NU asociate, deci pinii de pe intrarile inversoarelor nu pot fi folosiți pentru a lega intrarea inversoarelor cu ieșirea unei alte porți de pe placă.
+** Inversoarele de pe placă au deja conectate intrările la ieșirile porților ȘI-NU/SAU-NU asociate, deci pinii de pe intrarile inversoarelor nu pot fi folosiți pentru a lega intrarea inversoarelor cu ieșirea unei alte porți de pe placă.
 * Nu se vor lega ieșirile porților la VCC sau masă

@@ Linia 23: / Linia 23: @@
 ** Inversoarele de pe placă au deja conectate intrările la porțile ȘI-NU/SAU-NU asociate, deci pinii de pe intrarile inversoarelor nu pot fi folosiți pentru a lega intrarea inversoarelor cu ieșirea unei alte porți de pe placă.
 * Nu se vor lega ieșirile porților la VCC sau masă
 == Cerințe ==

@@ Linia 27: / Linia 27: @@
 Schema electrică a plăcii de dezvoltare este disponibilă aici: [[Fișier:placa_integrate_cid_proiect.pdf]]
-== Cerințe ==
+== Exemplu ==
-Creați un proiect nou în Xilinx ISE, pentru dispozitivul FPGA de pe placa Nexys2. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.
+[[Image:Sem1tema1.png|thumb|right|300px|Schema de circuit a multiplexorului]]
-<syntaxhighlight lang="Verilog">
+Se va implementa, cu ajutorul cadrului didactic dacă este necesar, un circuit de selecție (multiplexor) folosind placa de dezvoltare:
-module OrGate(
+* Se vor folosi combinațiile de porți ȘI-NU/SAU-NU și inversoare pentru realizarea porților ȘI/SAU din schema circuitului.
-	output out,
+* Se va folosi o poartă ȘI-NU pentru a implementa inversorul din schema circuitului, legând ambele intrări ale porții ȘI-NU la semnalul ce trebuie inversat.
-	input in1,
+* Ieșirea circuitului va fi conectată la unul din LED-uri pentru a vizualiza valoarea sa logică
-assign out = in1 | in2;
+== Cerințe ==

← Versiunea anterioară		Versiunea de la data 22 februarie 2015 11:25
Linia 6:		Linia 6:

	[[Image:placa_integrate_cid.jpg\|thumb\|right\|300px\|Placa de dezvoltare cu circuite integrate digitale]]		[[Image:placa_integrate_cid.jpg\|thumb\|right\|300px\|Placa de dezvoltare cu circuite integrate digitale]]
		+
		+	În acest laborator veti folosi o placa de dezvoltare echipată cu circuite integrate digitale ce oferă următoarele funcții logice:
		+	* 4 porți ȘI-NU, la ale căror ieșiri sunt conectate inversoare, putând astfel fi folosite ca porți ȘI
		+	* 4 porți SAU-NU, la ale căror ieșiri sunt conectate inversoare, putând astfel fi folosite ca porți SAU
		+	* 4 porti XOR
		+	* 4 intrări logice selectabile prin câte un jumper, și echipate cu câte un LED care indică valoarea logică selectată (LED aprins pentru 1 logic, stins pentru 0 logic)
		+	* 4 conexiuni la alimentare (VCC de 5V)
		+	* 4 conexiuni la masă
		+	* 4 LED-uri ce pot fi folosite pentru a vizualiza valoarea logică a oricărui punct din circuit (LED aprins pentru 1 logic, stins pentru 0 logic)
		+
		+	Reguli de folosire a plăcii de dezvoltare:
		+	* Placa trebuie alimentată folosind un cablu USB conectat la calculator, astfel încât LED-ul de alimentare să fie aprins
		+	* Ieșirile unei porți pot fi conectate la intrările altei porți prin fire, ce vor fi puse la dispoziție împreună cu placa de dezvoltare
		+	* Nu se vor lega între ele ieșirile a două porți
		+	** Atenție, fiecare intrare de poartă pe placă are doi pini, dintre care maxim unul va fi conectat la ieșirea unei alte porți, celălalt putând fi legat la intrarea unei alte porți
		+	** Inversoarele de pe placă au deja conectate intrările la porțile ȘI-NU/SAU-NU asociate, deci pinii de pe intrarile inversoarelor nu pot fi folosiți pentru a lega intrarea inversoarelor cu ieșirea unei alte porți de pe placă.
		+	* Nu se vor lega ieșirile porților la VCC sau masă

	== Cerințe ==		== Cerințe ==