CID Seminar 1 - Revizia istoricului

Lpetrica la 28 martie 2017 09:20

2017-03-28T09:20:00Z

2017-03-01T21:38:58Z

Principalele noțiuni de Verilog introduse în acest seminar

2017-03-01T21:31:08Z

Exercițiul 5

2017-02-20T07:54:06Z

2017-02-20T07:53:51Z

2017-02-19T16:57:11Z

Exercițiul 5

2017-02-19T16:33:34Z

2015-02-23T11:20:24Z

Principalele noțiuni de Verilog introduse în acest seminar

2015-02-23T11:19:05Z

Principalele noțiuni de Verilog introduse în acest seminar

2015-02-23T11:18:13Z

Principalele noțiuni de Verilog introduse în acest seminar

@@ Linia 7: / Linia 7: @@
 '''Sintaxa Verilog:''' ''module'', ''wire'', ''reg'', ''initial'', ''$stop''
-Verilog este un limbaj de descriere hardware (hardware description language). În acest limbaj putem descrie circuite digitale precum cel din figura 1.
+== Noțiuni și cunoștințe necesare ==
 == Exercițiul 1==

@@ Linia 195: / Linia 195: @@
 Pentru funcția ŞI:
 <syntaxhighlight lang="verilog">
-and (out, in1, in2,..., ink); // intotdeauna prima e iesirea
+and P1(out1, in1, in2,..., ink); // pentru toate portile logice predefinite in verilog primul port este iesirea
-and P1(out, in1, in2); // este bine sa dam si un nume fiecarei porti
+and P2(out2, in1, in2); // fiecare instanta trebuie sa aiba un nume unic
 </syntaxhighlight>

@@ Linia 76: / Linia 76: @@
 <syntaxhighlight lang="verilog">
-circuit1 ana (.in1(a), .in2 (b), .out1(int), .out2(en));
+circuit1 ana (.in1(a), .in2 (b), .out1(w), .out2(en));
-circuit2 doru(.in3(int), .in4 (b), .out(c));
+circuit2 doru(.in3(w), .in4 (b), .out(c));
 circuit3 zuzu(.in0(en), .in1(c), .out(out));
 </syntaxhighlight>

@@ Linia 17: / Linia 17: @@
 [[Fișier:sem1ex1.png|Schema bloc pentru exemplul 1]]
-'''Explicații''': Porțile logice elementare sunt predefinite în Verilog: '''not''', '''and''', '''nand''', '''or''', '''nor''', '''xor''', '''nxor'''. Sintaxa corectă este, pentru instanțierea unei poarți '''and''':
+'''Explicații''': Porțile logice elementare sunt predefinite în Verilog: '''not''', '''and''', '''nand''', '''or''', '''nor''', '''xor''', '''nxor'''. Sintaxa corectă este, pentru instanțierea unei porți '''and''':
 <syntaxhighlight lang="verilog">

@@ Linia 17: / Linia 17: @@
 [[Fișier:sem1ex1.png|Schema bloc pentru exemplul 1]]
-'''Explicații''': Porțile logice sunt predefinite în Verilog: '''not''', '''and''', '''nand''', '''or''', '''nor''', '''xor''', '''nxor'''. Sintaxa corectă este, pentru poarta '''and''':
+'''Explicații''': Porțile logice elementare sunt predefinite în Verilog: '''not''', '''and''', '''nand''', '''or''', '''nor''', '''xor''', '''nxor'''. Sintaxa corectă este, pentru instanțierea unei poarți '''and''':
 <syntaxhighlight lang="verilog">
@@ Linia 45: / Linia 45: @@
 ==Exercițiul 3==
-Generați formele de undă din figurile următoare în simulatorul ISim.
+Generați formele de undă din figurile următoare în simulator.
 . Semnalul i0:

@@ Linia 85: / Linia 85: @@
 <syntaxhighlight lang="verilog">
 module circuit1 (
-             input [3:0] in1, in2,
+             input in1, in2,
-             output [3:0] out1,
+             output out1,
              output out2);
 ...
@@ Linia 94: / Linia 94: @@
 module circuit2 (
-             input [3:0] in3, in4,
+             input in3, in4,
-             output [3:0] out);
+             output out);
 ...
 endmodule
@@ Linia 102: / Linia 102: @@
 module circuit3 (
-             input [3:0] in1,
+             input in1,
              input in0,
-             output [3:0] out);
+             output out);
 ...
 endmodule
 </syntaxhighlight>
 == Principalele noțiuni de Verilog introduse în acest seminar ==

← Versiunea anterioară		Versiunea de la data 19 februarie 2017 16:33
Linia 1:		Linia 1:
−	În acest seminar veţi învăţa să descrieţi unele circuite digitale simple în limbajul Verilog şi să folosiţi ~~programul Xilinx ISim pentru a simula funcţionarea acestora~~.	+	În acest seminar veţi învăţa să descrieţi unele circuite digitale simple în limbajul Verilog şi să folosiţi programele Quartus II și ModelSim.
		+

−	~~Un scurt tutorial pentru folosirea programului Xilinx ISim găsiţi [[Tutorial Xilinx ISim\|aici]].~~

	'''Cuvinte cheie:''' porți logice, porturi, formă de undă, proiect, modul, instanţiere, testbench		'''Cuvinte cheie:''' porți logice, porturi, formă de undă, proiect, modul, instanţiere, testbench

@@ Linia 170: / Linia 170: @@
 [[Fișier:Sem1tb.png]]
-Acesta circuit este un modul distinct, special pentru testare, numit de obicei modul de test. Modulul de test nu are conexiuni externe, dar apelează la modulul pe care îl testăm (UUT) și pe care l-am descris în prealabil în alt fișier.
+Acesta circuit este un modul distinct, special pentru testare, numit de obicei modul de test. Modulul de test nu are conexiuni externe, dar instanțiază modulul pe care îl testăm (UUT) și pe care l-am descris în prealabil în alt fișier.
 . '''Instanţierea''' permite folosirea unui modul, după ce el a fost definit. Odată ce am definit un modul, numele lui este similar unei instrucţiuni a limbajului Verilog.

@@ Linia 160: / Linia 160: @@
 . '''Liniile de cod în Verilog se încheie cu “;”''' (există şi excepţii pe care le vom menţiona explicit, de exemplu după ultima linie – ''endmodule'' – de mai sus. În principiu, “;” determină o acţiune).
-. '''Comentariile''' se introduc cu // sau cu /*....*/, vor apărea scrise în editorul programului cu verde şi sunt ignorate la compilare.
+. '''Comentariile''' se introduc cu // sau cu /*....*/, vor apărea scrise în editorul programului cu altă culoare şi sunt ignorate la simulare și sinteză.
 . '''Simularea funcţionării circuitelor'''

@@ Linia 126: / Linia 126: @@
 * în corpul modulului
 * compactat, în lista porturilor.
-Intrările în Verilog se declară cu cuvântul input, ieşirile sunt output.
+Intrările în Verilog se declară cu cuvântul ''input'', ieşirile sunt ''output''.
 <u>Varianta 1 (Verilog '95)</u>