CID Seminar 2 - Revizia istoricului

Cbira la 27 aprilie 2018 20:22

2018-04-27T20:22:44Z

Rhobincu la 9 martie 2015 01:30

2015-03-09T01:30:47Z

Rhobincu la 9 martie 2015 01:30

2015-03-09T01:30:20Z

Rhobincu: /* Procese always */

2015-03-08T21:59:18Z

Procese always

Rhobincu: /* Instrucţiunea if */

2015-03-08T21:59:10Z

Instrucţiunea if

Rhobincu: /* Atribuire condiţionată */

2015-03-08T21:59:03Z

Atribuire condiţionată

Rhobincu: /* Atribuirea continuă */

2015-03-08T21:58:57Z

Atribuirea continuă

Rhobincu: /* Principalele noţiuni de Verilog introduse în acest seminar */

2015-03-08T21:58:50Z

Principalele noţiuni de Verilog introduse în acest seminar

Rhobincu: /* Temă */

2015-03-08T21:50:38Z

Temă

Rhobincu: /* Temă */

2015-03-08T21:50:02Z

Temă

@@ Linia 93: / Linia 93: @@
 Atribuirile dintr-o construcţie de acest tip sunt secvenţiale ('''nu''' se foloseşte ''assign'') şi implică să declarăm variabilele respective, care îşi modifică valoarea, de tipul ''reg''. Mai multe instrucţiuni pot fi grupate în blocuri folosind begin ....end. Pentru a descrie un circuit combinaţionaţional cu ajutorul unei instrucţiuni ''if'', folosim blocul ''always''. Reţineţi că în general, în Verilog, '''instrucţiunea ''if'' se foloseşte numai în blocuri ''always'''''.
-=== Procese ''always'' ===
+=== Procese '''always''' ===
-În Verilog, instrucţiunea ''always'' descrie un proces care se execută atunci când se modifică cel puţin un semnal din lista de senzitivităţi (lista semnalelor care apare în paranteză, după simbolul @)).
+În Verilog, instrucţiunea '''always''' descrie un proces care se execută atunci când se modifică cel puţin un semnal din lista de senzitivităţi (lista semnalelor care apare în paranteză, după simbolul @)).
 <syntaxhighlight lang="verilog">

@@ Linia 19: / Linia 19: @@
 Acest exerciţiu se referă la circuitul descris în seminarul 1, exerciţiile 1-2. La punctul 1 se va folosi expresia logică dedusă din circuitul respectiv. Pentru punctul 2, descriem direct funcţia pe care o realizează acest circuit: dacă s == 1, y = b, iar dacă s == 0, y = a.
-[[Figură:sem1ex1.png]]
+[[Fișier:sem1ex1.png]]
 ==Exercițiul 2==

@@ Linia 19: / Linia 19: @@
 Acest exerciţiu se referă la circuitul descris în seminarul 1, exerciţiile 1-2. La punctul 1 se va folosi expresia logică dedusă din circuitul respectiv. Pentru punctul 2, descriem direct funcţia pe care o realizează acest circuit: dacă s == 1, y = b, iar dacă s == 0, y = a.
-[[Figură:cidsem1fig1.png]]
+[[Figură:sem1ex1.png]]
 ==Exercițiul 2==

@@ Linia 97: / Linia 97: @@
 În Verilog, instrucţiunea ''always'' descrie un proces care se execută atunci când se modifică cel puţin un semnal din lista de senzitivităţi (lista semnalelor care apare în paranteză, după simbolul @)).
-<syntaxhighlight lang="verilog>
+<syntaxhighlight lang="verilog">
 always @ (a or b or c) // aici nu se pune ";"
      y = a + b + c; // datorita blocului always, atribuirea secvențială se

@@ Linia 86: / Linia 86: @@
 Instrucţiunea ''if''în Verilog are forma
-<syntaxhighlight lang="verilog>
+<syntaxhighlight lang="verilog">
 if (conditie) ...... // de exemplu, if (a == b)
      else ....;

@@ Linia 77: / Linia 77: @@
 Instrucţiunea de atribuire condiţionată are forma
-<syntaxhighlight lang="verilog>
+<syntaxhighlight lang="verilog">
 assign w = x ? a : b;
 </syntaxhighlight>

← Versiunea anterioară		Versiunea de la data 8 martie 2015 21:58
Linia 62:		Linia 62:

	== Principalele noţiuni de Verilog introduse în acest seminar ==		== Principalele noţiuni de Verilog introduse în acest seminar ==
		+
		+	=== Atribuirea continuă ===
		+
		+	Atribuirea continuă din Verilog, instrucţiunea ''assign'', se evaluează de câte ori se modifică valoarea unui argument.
		+
		+	De exemplu, expresia
		+
		+	<syntaxhighlight lang="verilog>
		+	assign a = b + c;
		+	</syntaxhighlight>
		+	este calculată din nou dacă b sau c îşi modifică valoarea. Atribuirea continuă are rolul de a descrie funcţionarea circuitelor combinaţionale, în care ieşirea urmează modificările intrărilor. Toate instrucţiunile ''assign'' se execută în paralel, aşa cum toate componentele unui circuit funcţionează în acelaşi timp.
		+
		+	=== Atribuire condiţionată ===
		+
		+	Instrucţiunea de atribuire condiţionată are forma
		+	<syntaxhighlight lang="verilog>
		+	assign w = x ? a : b;
		+	</syntaxhighlight>
		+
		+	Atribuirea depinde de valoarea lui x: dacă x == 1, w = a, iar pentru x == 0, w = b.
		+
		+	=== Instrucţiunea ''if'' ===
		+	Instrucţiunea ''if''în Verilog are forma
		+
		+	<syntaxhighlight lang="verilog>
		+	if (conditie) ...... // de exemplu, if (a == b)
		+	else ....;
		+	</syntaxhighlight>
		+
		+	Atribuirile dintr-o construcţie de acest tip sunt secvenţiale ('''nu''' se foloseşte ''assign'') şi implică să declarăm variabilele respective, care îşi modifică valoarea, de tipul ''reg''. Mai multe instrucţiuni pot fi grupate în blocuri folosind begin ....end. Pentru a descrie un circuit combinaţionaţional cu ajutorul unei instrucţiuni ''if'', folosim blocul ''always''. Reţineţi că în general, în Verilog, '''instrucţiunea ''if'' se foloseşte numai în blocuri ''always'''''.
		+
		+	=== Procese ''always'' ===
		+
		+	În Verilog, instrucţiunea ''always'' descrie un proces care se execută atunci când se modifică cel puţin un semnal din lista de senzitivităţi (lista semnalelor care apare în paranteză, după simbolul @)).
		+
		+	<syntaxhighlight lang="verilog>
		+	always @ (a or b or c) // aici nu se pune ";"
		+	y = a + b + c; // datorita blocului always, atribuirea secvențială se
		+	//recalculeaza de fiecare dată când se modifică
		+	//unul dintre semnalele a, b sau c
		+	// atentie! y este de tipul reg
		+	</syntaxhighlight>
		+
		+	Mai simplu, putem scrie
		+
		+	<syntaxhighlight lang="verilog">
		+	always @ (*)
		+	</syntaxhighlight>
		+
		+	Unde notaţia (*) desemneaza orice modificare.
		+
		+	Atunci când se simulează funcţionarea unui circuit, toate blocurile ''always'' se execută în paralel.
		+
		+	=== Blocuri ''case'' ===
		+
		+	Instrucţiunea case în Verilog are următorul format:
		+
		+	<syntaxhighlight lang="verilog">
		+	case (expresie_case)
		+
		+	valoare1: instrucţiune1; /* pentru diferite valori ale expresiei se executa diferite instr*/
		+
		+	...
		+
		+	default: instrucţiune; /* cazul implicit, pentru valorile care nu au fost precizate*/
		+
		+	endcase
		+	</syntaxhighlight>
		+
		+	Ca şi instrucţiunea if, case se foloseşte numai într-un bloc always; variabilele care
		+	sunt atribuite trebuie să fie declarate de tip reg.

	==Reguli de bună practică==		==Reguli de bună practică==

@@ Linia 60: / Linia 60: @@
 # Modificaţi exemplul 5, considerând că intrarea este o cifră hexazecimală. ''Indicaţie: Pentru valorile 9-15 pe intrare nu se va afişa eroare (E), ci cifrele corespunzătoare din baza 16, simbolizate cu A, b, C, d, E, F.''
 # Descrieţi în Verilog o schemă care conţine circuitul incrementator (din exemplul 4) şi transcodorul binar - 7 segmente (din exemplul 5). Simulaţi funcţionarea acestui circuit.
 ==Reguli de bună practică==