CID Seminar 3 - Revizia istoricului

Mdascalu la 22 martie 2015 00:49

2015-03-22T00:49:43Z

2015-03-22T00:19:07Z

Temă

2015-03-22T00:18:10Z

Temă

2015-03-22T00:17:01Z

Exerciţiul 5

2015-03-22T00:15:26Z

Exerciţiul 5

2015-03-22T00:13:33Z

Exerciţiul 5

2015-03-22T00:11:40Z

Exerciţiul 6

2015-03-22T00:08:32Z

Exemplul 5

2015-03-22T00:08:05Z

Exerciţiul 4

2015-03-22T00:07:42Z

Exerciţiul 4

@@ Linia 1: / Linia 1: @@
 În acest seminar veţi învăţa ce este un circuit secevențial și cum se descrie acesta în Verilog.
-'''Cuvinte cheie''': ''clock'', ''flip-flop'', atribuire ''blocking''/ ''non-blocking'', hazard
+'''Cuvinte cheie''': ''clock'', ''bistabil (flip-flop)'', atribuire ''blocking''/ ''non-blocking'', hazard
 '''Sintaxă Verilog''': ''always'', ''initial'', ''forever''

@@ Linia 136: / Linia 136: @@
 ==Temă==
-# Să se descrie în Verilog un numărător complet (in, reset, load, enable, up/down, out). Simulați acest numărător. Considerați intrarile pe 4 biți. Evidențiați formele de unda de pe iesirea numaratorului! Ce observați?
+# Descrieţi în Verilog un numărător complet (in, reset, load, enable, up/down, out). Simulați funcţionarea acestui numărător. Considerați intrarile pe 4 biți. Evidențiați formele de unda de pe iesirea numaratorului! Ce observați?
 # Descrieți și simulați funcționarea unui registru de deplasare la stânga, folosind operatorul de shiftare <<, respectiv cel de concatenare {}.
-# Descrieți și simulați un registru de deplasare la stânga circular (MSB devine LSB).
+# Descrieți și simulați funcţionarea unui registru de deplasare la stânga circular (MSB devine LSB).

@@ Linia 136: / Linia 136: @@
 ==Temă==
-# Descrieți în Verilog și simulați un circuit de numărare folosind un bistabil cu intrare de ''Set'' asincronă cu ceasul şi activă pe palierul de 1 și intrare de ''Load'' sincronă cu ceasul, activă pe palierul de 1. Când ''Load'' este activ, numărătorul se încarcă cu o valoare ''Data_In''.
+# Să se descrie în Verilog un numărător complet (in, reset, load, enable, up/down, out). Simulați acest numărător. Considerați intrarile pe 4 biți. Evidențiați formele de unda de pe iesirea numaratorului! Ce observați?
 # Descrieți și simulați funcționarea unui registru de deplasare la stânga, folosind operatorul de shiftare <<, respectiv cel de concatenare {}.
 # Descrieți și simulați un registru de deplasare la stânga circular (MSB devine LSB).

@@ Linia 119: / Linia 119: @@
 </syntaxhighlight>
 În acest caz particular, la sosirea unui front pozitiv al ceasului în simulare ambele procese sunt executate. Este însă imposibil de spus care va fi primul proces executat de simulator. Apar două cazuri posibile:
-Fie cele două procese always vor fi executate în ordinea inversă. În acest caz, lui C i se va atribui vechea valoare a lui B, apoi B va fi updatat cu valoarea A.
+- Fie cele două procese sunt executate în ordinea în care au fost scrise. În acest caz, B va fi updatat primul şi noua valoare a lui B va fi folosită pentru a-l updata pe C. Deci B şi C vor avea aceeaşi valoare, mai exact valoarea A!
 Astfel, pot apărea diferenţe între rezultatele obţinute în urma simulării folosind tool-uri de simulare diferite, dar pot apărea diferenţe şi între rezultatele simulării descrierii RTL şi a simulării post-layout!
-Iata ce se intampla insa, daca implementam cei doi FFs folosind atribuiri non-blocking:
+Iata ce se intampla insa, daca implementam cei doi bistabili folosind atribuiri non-blocking:
 <syntaxhighlight lang="verilog">
 always @(posedge clock)

@@ Linia 109: / Linia 109: @@
 <u>Explicatii suplimentare</u>
-Mai mult, modalitatea in care se atribuie valori semnalelor este recomandata a fi de tip non-blocking (cu operatorul <=, care în acest context înseamnă săgeată spre stânga, adică “ia valoarea”, şi NU mai mic sau egal!!!), spre deosebire de procesele always ce descriu circuite pur combinationale si unde atribuirea de valori noi se face folosind doar atribuirea de tip blocking (cu operatorul =).
+Diferenta intre tipul de atribuire blocking si cea non-blocking este următoarea: spre deosebire de atribuirea blocking (=), atribuirea non-blocking (<=) nu actualizeaza imediat semnalul reg din stânga, ci doar la sfârşitul pasului de simulare curent.
 Iata un exemplu: descrierea mai multor bistabili în procese diferite, folosind atribuirea blocking:

@@ Linia 105: / Linia 105: @@
 </syntaxhighlight>
-'''Observație''': Pentru descrierea circuitelor sincrone cu ceasul se folosește întotdeauna atribuirea non-blocking '''<='''.
+'''Observație''': Acest exemplu vă va ajuta să înţelegeţi regula enunţată anterior: Pentru descrierea circuitelor sincrone cu ceasul se folosește întotdeauna atribuirea non-blocking '''<='''.
 <u>Explicatii suplimentare</u>

@@ Linia 75: / Linia 75: @@
 Simularea va evidenţia eliminarea hazardului pe ieşire.
-==Exerciţiul 6==
+==Exerciţiul 5==
-Simulați și comparați următoarele circuite (refolosiți un testbench din exemplul 7):
+Simulați și comparați funcţionarea următoarelor circuite (în cele două module diferă doar tipul de atribuire folosit: non-blocking, respectiv blocking):
 Circuitul 1:

@@ Linia 68: / Linia 68: @@
 [[Fișier:sem3_ex5.png|Figura 3 - Un circuit secvențial]]
-<u>Explicaţie suplimentară.</u>
+<u>Explicaţie suplimentară</u>
 Circuitul poate fi descris în două moduri: