CID Seminar 4 - Revizia istoricului

Cbira la 27 aprilie 2018 20:52

2018-04-27T20:52:54Z

Afișare diferențe

Cbira la 26 aprilie 2018 07:27

2018-04-26T07:27:26Z

Cbira la 26 aprilie 2018 07:26

2018-04-26T07:26:09Z

Afișare diferențe

Rhobincu: a redenumit CID Seminar 5 în CID Seminar 4

2015-04-21T23:49:13Z

a redenumit CID Seminar 5 în CID Seminar 4

Mdascalu: /* Exemplul 5 */

2015-04-15T10:29:39Z

Exemplul 5

Mdascalu la 15 aprilie 2015 10:26

2015-04-15T10:26:01Z

Lpetrica: /* Exemplul 1 */

2014-04-24T09:56:14Z

Exemplul 1

Mdascalu la 15 aprilie 2014 10:06

2014-04-15T10:06:45Z

Rhobincu: /* Exemplul 3 */

2014-04-15T05:32:18Z

Exemplul 3

Rhobincu: /* Exemplul 3 */

2014-04-14T09:15:03Z

Exemplul 3

@@ Linia 16: / Linia 16: @@
 endmodule
-<syntaxhighlight>
+</syntaxhighlight>
 With minimal modifications, the above description can be converted to a commanded increment counter. To generate an increasing sequence of numbers, the output number is returned to the input. The loop can be closed inside the module, giving up the input of:
@@ Linia 30: / Linia 30: @@
 endmodule
-<syntaxhighlight>
+</syntaxhighlight>
 Closing a loop over a combinational circuit often leads to an unstable circuit, and in the case of the above description the simulation will go into an infinite loop. Please note, therefore, a design rule:
@@ Linia 39: / Linia 39: @@
 <syntaxhighlight lang="verilog">
          out=inc? out + 1: out;
-<syntaxhighlight>
+</syntaxhighlight>
 or
 <syntaxhighlight lang="verilog">
 out <= inc? out + 1: out;
-<syntaxhighlight>
+</syntaxhighlight>
 can not be used in a combination description block, either '' assign '' or '' always @ (*) ''.
@@ Linia 59: / Linia 59: @@
 endmodule
-<syntaxhighlight>
+</syntaxhighlight>
 The above description is equivalent to the following block scheme:
@@ Linia 79: / Linia 79: @@
      numeInstanţăTop.numeInstanţăBloc.numeInstanţăSubbloc.semnal
-<syntaxhighlight>
+</syntaxhighlight>
 In the case of our counter, if in the test module it is instantiated with the ugly name, the out variable can be initialized in step 0 of the simulation directly from the test module:
@@ Linia 85: / Linia 85: @@
 <syntaxhighlight lang="verilog">
      initial uut.out=0;
-<syntaxhighlight>
+</syntaxhighlight>
 This mode of access should be used with parsimony and only in test modules, not a synthesized statement! It is recommended to use direct access only for the purpose of reading (monitoring) variables that we do not have direct access through the top court interface. Assignments through direct access must be strictly limited to situations where we know very clearly all the effects it produces.
@@ Linia 106: / Linia 106: @@
 <syntaxhighlight lang="verilog">
      repeat (17) @ (posedge clk);
-<syntaxhighlight>
+</syntaxhighlight>
 '' repeat (n) '' repeatedly executes the execution of the attached instruction block. In the above case, repeat 16 times the active front of the clock. The advantage of this instruction is that we do not depend on the absolute value of the clock.
@@ Linia 142: / Linia 142: @@
      default: instruction
 endcase
-<syntaxhighlight>
+</syntaxhighlight>
 Unlike the 'case' construction, which admits only precise numerical values for each case, the casex construction allows some bits to be undefined in some cases. For example, the previously analyzed case can be described in Verilog as follows:
@@ Linia 148: / Linia 148: @@
 <syntaxhighlight lang="verilog">
 'b10X: out <= target;
-<syntaxhighlight>
+</syntaxhighlight>
 '' Check circuit functionality for all combinations of control signal values. ''
@@ Linia 158: / Linia 158: @@
          block of instructions
-<syntaxhighlight>
+</syntaxhighlight>
 such as
@@ Linia 168: / Linia 168: @@
          repeat (16) @ (posedge clk);
      end
-<syntaxhighlight>
+</syntaxhighlight>
 We can control the loop control for an integer index that increments iteration with iteration to the desired value.
@@ Linia 175: / Linia 175: @@
 <syntaxhighlight lang="verilog">
      integer index;
-<syntaxhighlight>
+</syntaxhighlight>
 An iteration of the 'for' loop above takes 16 clock periods for each combination of values tested. Observe the compact mode that assigns values to the three signals. Instead of individual assignments, the three signals were grouped into a 3-bit vector which is then assigned a full value. The last three bits of the binary representation of the value of the 'index' variable will be assigned to the three signals. Grouping of signals in Verilog is possible thanks to the concatenation operator:
@@ Linia 181: / Linia 181: @@
 <syntaxhighlight lang="verilog">
      {clear, load, enable}
-<syntaxhighlight>
+</syntaxhighlight>
 The number of bits of the new variable is the sum of the bits of the grouped variables, and the bits are arranged in the order of concatenation of the variables. In our case, 'clear' is the significant bit (MSB) of the control signal vector.

@@ Linia 194: / Linia 194: @@
 <div class="regula">Nu lăsaţi intrări neconectate!</div>
-== Exemplul 5 ==
+== TEMA ==
 ''Implementaţi un generator de pulsuri cu frecvenţă şi factor de umplere controlabile. Perioada semnalului generat va fi egală cu un multiplu al perioadei ceasului, Tw = Tclk * tw, iar durata pulsului este controlată de o altă intrare, Tp = Tclk * tp.''

@@ Linia 3: / Linia 3: @@
 == Exemplul 1 ==
-Cel mai simplu numărător este registrul cu incrementare. Exemplul 6 din seminarul 2 v-a cerut descrierea unui circuit combinaţional de incrementare comandată, una din variantele posibile fiind:
+Cel mai simplu numărător este registrul cu incrementare. Exercitiul 4 din seminarul 2 v-a cerut descrierea unui circuit combinaţional de incrementare comandată, una din variantele posibile fiind:
 <syntaxhighlight lang="verilog">

@@ Linia 87: / Linia 87: @@
 </syntaxhighlight>
-Acest mod de acces trebuie folosit cu parcimonie şi numai în modului de test, nefiind o instrucţiune sintetizabilă! Se recomandă folosirea accesului direct doar în scopul citirii (monitorizării) unor variabile la care nu avem acces direct prin interfaţa instanţei de top. Atribuirile prin acces direct trebuie limitate strict la situaţiile în care ştim foarte clar toate efectele pe care le produce.
+Acest mod de acces trebuie folosit cu parcimonie şi numai în module de test, nefiind o instrucţiune sintetizabilă! Se recomandă folosirea accesului direct doar în scopul citirii (monitorizării) unor variabile la care nu avem acces direct prin interfaţa instanţei de top. Atribuirile prin acces direct trebuie limitate strict la situaţiile în care ştim foarte clar toate efectele pe care le produce.
 Reţineţi:

@@ Linia 81: / Linia 81: @@
 </syntaxhighlight>
-În cazul numărătorului nostru, dacă în modulul de test acesta este instanţiat cu numele cnt, variabila out poate fi iniţializată în pasul 0 al simulării direct din modulul de test:
+În cazul numărătorului nostru, dacă în modulul de test acesta este instanţiat cu numele uut, variabila out poate fi iniţializată în pasul 0 al simulării direct din modulul de test:
 <syntaxhighlight lang="verilog">
-     initial mycounter.out = 0;
+     initial uut.out = 0;
 </syntaxhighlight>
@@ Linia 122: / Linia 122: @@
 {| class="wikitable"
 |- bgcolor="#ddeeff" align="left"
-|clear || load || enable ||out+ || funcţia
+|clear || load || enable ||cnt+ || funcţia
 |- bgcolor="#ddffdd" align="left"
 |0 ||X ||X ||0 ||ştergere
@@ Linia 128: / Linia 128: @@
 |1 ||0 ||X ||target ||încărcare
 |- bgcolor="#ddffdd" align="left"
-|1 ||1 ||0 ||out ||memorare
+|1 ||1 ||0 ||cnt ||memorare
 |- bgcolor="#ddffdd" align="left"
-|1 ||1 ||1 ||out+1 ||numărare
+|1 ||1 ||1 ||cnt+1 ||numărare
 |}

← Versiunea anterioară	Versiunea de la data 21 aprilie 2015 23:49
(Nicio diferență)

@@ Linia 116: / Linia 116: @@
 ''Să se descrie comportamental un numărător sincron pe 4 biţi cu încărcare sincronă, cu o intrare  de activare a numărării şi o intrare de ştergere. Intrările de comandă a încărcării (''load'') şi de ştergere (''clear'') sunt active în zero. Toate comenzile acţionează numai sincron cu ceasul. Dacă sunt active simultan mai multe intrări de comandă, intrarea cea mai prioritară determină valoarea următoare a ieşirii. În ordinea descrescătoare a priorităţilor comenzile sunt: ''clear, load, enable.
-[[Fișiser:sem5_fig3.png]]
+[[Fișier:sem5_fig3.png]]
 Intrarea de încărcare este activă în 0. Când aceasta este activă, frontul activ al ceasului determină încărcarea numărătorului cu valoarea de pe intrarea target. Toate funcţiile acestui numărător pot fi aranjate într-un tabel:

← Versiunea anterioară		Versiunea de la data 14 aprilie 2014 09:15
Linia 159:		Linia 159:

	</syntaxhighlight>		</syntaxhighlight>
		+
		+	ca de exemplu

	<syntaxhighlight lang="verilog">		<syntaxhighlight lang="verilog">