CID Seminar 5 - Revizia istoricului

Ccioflan: /* Exerciţiul 1 */

2016-04-21T05:11:43Z

Exerciţiul 1

Rhobincu: a redenumit CID Seminar 5 new în CID Seminar 5

2015-04-21T23:50:40Z

a redenumit CID Seminar 5 new în CID Seminar 5

Rhobincu: a redenumit CID Seminar 4 în CID Seminar 5 new

2015-04-21T23:48:27Z

a redenumit CID Seminar 4 în CID Seminar 5 new

Mdascalu: a redenumit CID Seminar 7 în CID Seminar 4 înlocuind redirecționarea

2015-04-19T19:40:17Z

a redenumit CID Seminar 7 în CID Seminar 4 înlocuind redirecționarea

Mdascalu: a redenumit CID Seminar 4 în CID Seminar 7

2015-04-19T19:39:50Z

a redenumit CID Seminar 4 în CID Seminar 7

Mdascalu: /* Exerciţiul 3 */

2015-04-19T19:38:10Z

Exerciţiul 3

Mdascalu: /* Exerciţiul 3 */

2015-04-19T19:36:59Z

Exerciţiul 3

Mdascalu la 19 aprilie 2015 19:35

2015-04-19T19:35:42Z

Mdascalu la 19 aprilie 2015 19:32

2015-04-19T19:32:44Z

Mdascalu la 19 aprilie 2015 19:30

2015-04-19T19:30:59Z

@@ Linia 45: / Linia 45: @@
 În acest exemplu am declarat un vector de date numit memory, care este format din cuvinte de W biți, și are N elemente. Elementele vectorului sunt accesate în următorul fel:
-* memory[3] reprezintă elementul 3 al vectorului memory, element care are W biți;
+* memory[3] reprezintă elementul 4 al vectorului memory, element care are W biți;
-* memory[3][0] reprezintă bitul zero al elementului 3 al vectorului memory.
+* memory[3][0] reprezintă bitul zero al elementului 4 al vectorului memory.
 ==Exerciţiul 2==

@@ Linia 67: / Linia 67: @@
 <u>Explicaţie suplimentară</u>
-Memoria FIFO permite citirea datelor numai în ordinea în care au fost scrise. Operaţiile de scriere şi citire nu se fac la orice adresă, prin urmare o memorie FIFO nu are intrare de adresă.
+Memoria FIFO (first-in-first-out) permite citirea datelor numai în ordinea în care au fost scrise. Operaţiile de scriere şi citire nu se fac la orice adresă, prin urmare o memorie FIFO nu are intrare de adresă.
 Porturile acestei memorii sunt:

@@ Linia 76: / Linia 76: @@
 		input write_enable, // comanda de scriere
 		read_enable, // comanda de citire
-		input [word_width-1 : 0] data_in, // date de intrare, pe 4 biti
+		input [word_width-1 : 0] data_in, // date de intrare, aici pe 4 biti
-		output [word_width-1 : 0] data_out, // date de iesire, pe 4 biti
+		output [word_width-1 : 0] data_out, // date de iesire, aici pe 4 biti
 		output reg empty, // semnal de iesire care este activ cand memoria este goala
 		           full, // semnal de iesire care este activ cand memoria este plina
-		output reg [adr_size:0] fifo_counter 		 //nr locatii folosite
+		output reg [adr_size:0] fifo_counter 	//nr locatii folosite, maxim 32
      );
 </syntaxhighlight>
 ==Exerciţiul 4==

@@ Linia 71: / Linia 71: @@
 Porturile acestei memorii sunt:
-write_enable // comanda de scriere
+<syntaxhighlight lang="verilog">
+module memorie_fifo(
-read_enable // comanda de citire
+		input clock, rst, // semnal de ceas si reset
+		input write_enable, // comanda de scriere
-data_in // date de intrare, pe 16 biti
+		read_enable, // comanda de citire
+		input [word_width-1 : 0] data_in, // date de intrare, pe 4 biti
-data_out // date de iesire, pe 16 biti
+		output [word_width-1 : 0] data_out, // date de iesire, pe 4 biti
+		output reg empty, // semnal de iesire care este activ cand memoria este goala
-empty // semnal de iesire care este activ cand memoria este goala
+		           full, // semnal de iesire care este activ cand memoria este plina
+		output reg [adr_size:0] fifo_counter 		 //nr locatii folosite

@@ Linia 55: / Linia 55: @@
 Pentru a putea modifica dimensiunile unei memorii şi a refolosi codul Verilog putem declara ca parametri numărul de biţi de adresă, numărul de locaţii şi dimensiunea cuvântului.
 Sintaxa este, de exemplu:
-parameter adr_size = 7;
+<syntaxhighlight lang="verilog">
@@ Linia 67: / Linia 70: @@
 Porturile acestei memorii sunt:
 write_enable // comanda de scriere
 read_enable // comanda de citire
 data_in // date de intrare, pe 16 biti
 data_out // date de iesire, pe 16 biti
 empty // semnal de iesire care este activ cand memoria este goala
 full // semnal de iesire care este activ cand memoria este plina
 fifo_counter // numar locatii folosite

← Versiunea anterioară	Versiunea de la data 21 aprilie 2015 23:50
(Nicio diferență)

← Versiunea anterioară	Versiunea de la data 19 aprilie 2015 19:40
(Nicio diferență)

@@ Linia 3: / Linia 3: @@
 '''Cuvinte cheie''': memorie, vector, RAM, ROM
-'''Sintaxă Verilog''': ''$readmemh'', ''$readmemb''
+'''Sintaxă Verilog''': ''$readmemh'', ''$readmemb'', ''parameter''
 Memoriile reprezintă structuri fizice de stocare de date, caracterizate prin două măsuri:
@@ Linia 32: / Linia 32: @@
 '''Observații''': A nu se face confuzia între porturi ale unui modul Verilog și porturile unei memorii.
-==Exemplul 1==
+==Exerciţiul 1==
 Să se descrie în Verilog o memorie RAM cu citire asincronă, de 128 de cuvinte de 8 biți, cu un singur port Read-Write. Se va simula funcționarea memoriei scriind în trei locații de memorie, apoi citind din cele trei locații de memorie și comparând valorile citite cu valorile scrise anterior.
@@ Linia 48: / Linia 48: @@
 * memory[3][0] reprezintă bitul zero al elementului 3 al vectorului memory.
-==Exemplul 2==
+==Exerciţiul 2==
+Să se implementeze o memorie RAM de 128 de cuvinte de 8 biţi cu două porturi: un port de scriere şi un port de citire sincronă. Să se testeze această memorie.
-Să se modifice codul de la exercițiul anterior pentru a implementa o memorie cu citire sincronă.
-Să se adauge memoriei descrise la exemplul 2 un al doilea port de citire sincronă (Read-Only), și să se simuleze citirea simultană din două locații diferite ale memoriei, prin cele două porturi, cât și situația în care unul din porturi scrie în o locație de memorie în timp ce al doilea port citește din aceeași locație de memorie.
+==Exerciţiul 3==
-==Exemplul 4==
+Să se implementeze o memorie FIFO cu 32 locaţii a câte 4 biţi folosind memoria de la exerciţiul 2. Să se testeze funcţionarea acestei memorii, scriind şi citind succesiv diferite valori.
-Se va inițializa conținutul unei memorii RAM folosind funcțiile de sistem ''$readmemh()'' și ''$readmemb()''.
+<u>Explicaţie suplimentară</u>
 <u>Explicatii suplimentare</u>
@@ Linia 69: / Linia 90: @@
 Funcțiile citesc date în format hexazecimal sau binar din fisierul specificat, și le încarcă în vectorul specificat din modulul Verilog, începând de la adresa adr1 până la adresa adr2.
-Conținutul fișierului ''memorie.txt'' (128 de valori de 8 biți, in hexazecimal, una sub alta):
+Conținutul fișierului ''memorie.txt'' (32 de valori de 4 biți, in hexazecimal, una sub alta):
 <syntaxhighlight lang="bash">
-−
-−
-a
-−
+f
 ...
-f
 </syntaxhighlight>
-==Exemplul 5==
+==TEMA==
-Să se implementeze o memorie 512x8b folosind patru memorii 128x8b, conectate corespunzător.
+. Să se implementeze o memorie 128x16b folosind două memorii 128x8b, conectate corespunzător.
 ==Reguli de bună practică==
 Se vor grupa semnalele de interfață ale porturilor, și se vor denumi astfel încât să fie ușor identificabile ca fiind parte din portul respectiv (e.g., addrA, dataA, weA, addrB, dataB, weB)