CID aplicatii 11 : Automate finite - Revizia istoricului

Mihai.antonescu: /* Exemplul 2: Automat ce detecteaza fronturile crescatoare ale unui semnal */

2025-05-16T09:25:40Z

Exemplul 2: Automat ce detecteaza fronturile crescatoare ale unui semnal

Mihai.antonescu: /* Exemplul 1: Automat ce detecteaza secvente de tipul 11....100....0 */

2025-05-16T09:25:14Z

Exemplul 1: Automat ce detecteaza secvente de tipul 11....100....0

Mihai.antonescu: /* Exemplul 2: Automat ce detecteaza fronturile crescatoare ale unui semnal */

2025-05-15T12:32:46Z

Exemplul 2: Automat ce detecteaza fronturile crescatoare ale unui semnal

Mihai.antonescu la 12 mai 2025 08:29

2025-05-12T08:29:08Z

Mihai.antonescu la 22 octombrie 2024 13:56

2024-10-22T13:56:22Z

Mihai.antonescu la 22 octombrie 2024 11:51

2024-10-22T11:51:14Z

Mihai.antonescu: /* Exemplul 2: Automat ce detecteaza fronturile crescatoare ale unui semnal */

2023-02-17T19:35:44Z

Exemplul 2: Automat ce detecteaza fronturile crescatoare ale unui semnal

Mihai.antonescu: /* Exemplul 2: Automat ce detecteaza fronturile crescatoare ale unui semnal */

2023-02-17T19:34:44Z

Exemplul 2: Automat ce detecteaza fronturile crescatoare ale unui semnal

Mihai.antonescu: /* Exerciții */

2023-02-17T19:23:01Z

Exerciții

Mihai.antonescu: Mihai.antonescu a redenumit pagina CID aplicatii 13 : Automate finite în CID aplicatii 11 : Automate finite

2023-02-17T15:56:02Z

Mihai.antonescu a redenumit pagina CID aplicatii 13 : Automate finite în CID aplicatii 11 : Automate finite

@@ Linia 226: / Linia 226: @@
 initial begin
-         in_t = 0;
+         in_t <= 0;
-         reset_t = 1;
+         reset_t <= 1;
-     #2  reset_t = 0;
+     #2  reset_t <= 0;
-     #10 in_t = 1;
+     #10 in_t <= 1;
-     #5	in_t = 0;
+     #5	in_t <= 0;
-     #10 in_t = 1;
+     #10 in_t <= 1;
-     #5	in_t = 0;
+     #5	in_t <= 0;
      #10 $stop();
 end

@@ Linia 97: / Linia 97: @@
 initial begin
-         in_t = 1;
+         in_t <= 1;
-         reset_t = 1;
+         reset_t <= 1;
-     #2  reset_t = 0;
+     #2  reset_t <= 0;
-     #10 in_t = 0;
+     #10 in_t <= 0;
-     #10 in_t = 1;
+     #10 in_t <= 1;
      #10 $stop();
 end

@@ Linia 201: / Linia 201: @@
                  if(in == 0) state_next = stare_wait_1;
              end
-         default: state_next = Q0;
+         default: state_next = stare_wait_1 ;
 	endcase
 end

@@ Linia 183: / Linia 183: @@
 localparam stare_wait_0 = 1'b1;
-logic [1:0] state, state_next;
+logic state, state_next;
 always_ff @(posedge clock) begin

@@ Linia 51: / Linia 51: @@
 //registrul de stare
-always_ff@(posedge clock) begin
+always_ff @(posedge clock) begin
      if(reset == 1)
          state <= STATE_READ1;
@@ Linia 143: / Linia 143: @@
 logic [1:0] state, state_next;
-always_ff@(posedge clock) begin
+always_ff @(posedge clock) begin
      if(reset == 1)
          state <= Q0;
@@ Linia 185: / Linia 185: @@
 logic [1:0] state, state_next;
-always_ff@(posedge clock) begin
+always_ff @(posedge clock) begin
      if(reset == 1)
          state <= stare_wait_1;

@@ Linia 35: / Linia 35: @@
 <syntaxhighlight lang="Verilog">
 module FSM1(
-     input clock,
+     input logic clock,
-     input in,
+     input logic in,
-     input reset,
+     input logic reset,
-     output detectOk,
+     output logic detectOk,
-     output detectFail
+     output logic detectFail
 );
@@ Linia 48: / Linia 48: @@
 localparam STATE_ERROR = 2'b10;
-reg [1:0] state, state_next;
+logic [1:0] state, state_next;
 //registrul de stare
-always@(posedge clock) begin
+always_ff@(posedge clock) begin
      if(reset == 1)
          state <= STATE_READ1;
@@ Linia 59: / Linia 59: @@
 //circuit combinational pentru calculul starii urmatoare
-always@(*) begin
+always_comb begin
      state_next = state;
      case(state)
@@ Linia 70: / Linia 70: @@
          STATE_ERROR: state_next = STATE_ERROR;
          default: state_next = STATE_READ1;
      endcase
 end
@@ Linia 86: / Linia 85: @@
 module FSM1_TB();
-reg  clock_t;
+logic  clock_t;
-reg  reset_t;
+logic  reset_t;
-reg  in_t;
+logic  in_t;
-wire detectOk_t;
+logic detectOk_t;
-wire detectFail_t;
+logic detectFail_t;
 initial begin
@@ Linia 132: / Linia 131: @@
 <syntaxhighlight lang="Verilog">
 module FSM2_Moore(
-     input clock,
+     input logic clock,
-     input in,
+     input logic in,
-     input reset,
+     input logic reset,
-     output out
+     output logic out
 );
@@ Linia 142: / Linia 141: @@
 localparam Q2 = 2'b10;
-reg [1:0] state, state_next;
+logic [1:0] state, state_next;
-always@(posedge clock) begin
+always_ff@(posedge clock) begin
      if(reset == 1)
          state <= Q0;
@@ Linia 151: / Linia 150: @@
 end
-always@(*) begin
+always_comb begin
      state_next = state;
      case(state)
@@ Linia 175: / Linia 174: @@
 <syntaxhighlight lang="Verilog">
 module FSM2_mealy(
-     input clock,
+     input logic clock,
-     input in,
+     input logic in,
-     input reset,
+     input logic reset,
-     output out
+     output logic out
 );
@@ Linia 184: / Linia 183: @@
 localparam stare_wait_0 = 1'b1;
-reg [1:0] state, state_next;
+logic [1:0] state, state_next;
-always@(posedge clock) begin
+always_ff@(posedge clock) begin
      if(reset == 1)
          state <= stare_wait_1;
@@ Linia 193: / Linia 192: @@
 end
-always@(*) begin
+always_comb begin
      state_next = state;
      case(state)
@@ Linia 216: / Linia 215: @@
 module FSM2_TB();
-reg  clock_t;
+logic  clock_t;
-reg  reset_t;
+logic  reset_t;
-reg  in_t;
+logic  in_t;
-wire out_t;
+logic out_t;
 initial begin
@@ Linia 254: / Linia 253: @@
 Implementați un automat finit ce detectează fronturile descrescătoare. Acesta are un singur semnal de intrare ''in'', care reprezintă semnalul analizat și o singură ieșire ''out'', generând pe această un puls lung cât o perioadă de ceas la fiecare apariție a unui front descrescător pe ''in''.
-Realizați implementarea Verilog plecând de la graful automatului:
+Realizați implementarea SystemVerilog plecând de la graful automatului:
 [[Fișier:Graf FSM falling edge.png]]

← Versiunea anterioară		Versiunea de la data 17 februarie 2023 19:35
Linia 247:		Linia 247:

	</syntaxhighlight>		</syntaxhighlight>
		+
		+	Se poate observa ca automatele de tip Moore au un numar mai mare de stari iar automatele de tip Mealy au o logica mai complexa pentru calcularea iesirilor.

	==Exerciții==		==Exerciții==

@@ Linia 131: / Linia 131: @@
 '''Implementarea automatului'''
 <syntaxhighlight lang="Verilog">
-module FSM2(
+module FSM2_Moore(
      input clock,
      input in,
@@ Linia 168: / Linia 168: @@
 end
-assign out   = (state == Q1);
+assign out   = (state == Q1); // iesirea depinde numai de stare => Moore
 endmodule
@@ Linia 198: / Linia 237: @@
 end
-FSM2 DUT(
+FSM2_Moore DUT(
      .clock(clock_t),
      .reset(reset_t),

← Versiunea anterioară		Versiunea de la data 17 februarie 2023 19:23
Linia 232:		Linia 232:
	* '''Counter''': Numărător pe 8 biți cu reset sincron.		* '''Counter''': Numărător pe 8 biți cu reset sincron.
	* '''COMP''': Comparator cu două intrări pe 8 biți. Ieșirea sa va fi 1 atunci când counter < out și 0 în rest.		* '''COMP''': Comparator cu două intrări pe 8 biți. Ieșirea sa va fi 1 atunci când counter < out și 0 în rest.
		+
		+	=== Exercițiul 4 ===
		+	Implementați automatul de control al unui aparat care vinde ciocolata.
		+
		+	O cafea costa 2.5 lei. Automatul accepta monezi de 50 de bani si hartii de 1 leu. Daca se depaseste suma, restul ramane in aparat si va fi folosit la urmatoarea tranzactie. Se accepta introducerea si a unei monezi si a unei bancnote in acelasi timp.
		+
		+	Intrarile sistemului sunt: clock (1b), reset (1b), in_50_b (1b), in_100_b (1b); iesirile sistemului sunt: give_cioco(1b).
		+
		+	Implementati automatul de control care va tine minte suma curenta si va da sau nu ciocolata in functie de aceasta. Implementati acest automat in ambele variante: Mealy si Moore.

← Versiunea anterioară	Versiunea de la data 17 februarie 2023 15:56
(Nicio diferență)