CID aplicatii 2 : Instantiere si porti logice - Revizia istoricului

Mihai.antonescu: /* Exemplul 2: NAND2 din AND2 si NOT */

2026-04-03T08:44:24Z

Exemplul 2: NAND2 din AND2 si NOT

Mihai.antonescu: /* Exemplul 2: NAND2 din AND2 si NOT */

2025-03-13T11:26:43Z

Exemplul 2: NAND2 din AND2 si NOT

Mihai.antonescu: /* Exercitiul 5: AND4 pe 4b din AND4 pe 1b */

2025-03-04T09:38:58Z

Exercitiul 5: AND4 pe 4b din AND4 pe 1b

Mihai.antonescu: /* Exercitiul 3: AND4 din AND2 aranjat pe lung (nu arbore) */

2025-02-25T09:27:19Z

Exercitiul 3: AND4 din AND2 aranjat pe lung (nu arbore)

Mihai.antonescu: /* Exemplul 2: NAND2 din AND2 si NOT */

2025-02-25T09:25:54Z

Exemplul 2: NAND2 din AND2 si NOT

Mihai.antonescu: /* Teorie: incapsulare si instantiere */

2025-02-25T09:19:36Z

Teorie: incapsulare si instantiere

Mihai.antonescu la 25 februarie 2025 09:16

2025-02-25T09:16:35Z

Mihai.antonescu la 22 octombrie 2024 13:53

2024-10-22T13:53:33Z

Mihai.antonescu la 22 octombrie 2024 11:13

2024-10-22T11:13:58Z

Mihai.antonescu: /* Teorie: incapsulare si instantiere */

2022-03-08T18:23:34Z

Teorie: incapsulare si instantiere

@@ Linia 429: / Linia 429: @@
 initial
 begin // in loc de { ... } din c/c++, in SystemVerilog se pune begin ... end
-	#10;		// dupa 10 unitati de timp
+	a_tb = 0;		// a_tb ia valoarea 0 la momentul 0 al simularii
 	b_tb = 0;
-	#10;		// dupa inca 10 unitati de timp, deci in total la 20
+	#10;		// dupa 10 unitati de timp (aici, 10ns)
 	a_tb = 1;
 	b_tb = 0;

@@ Linia 301: / Linia 301: @@
 	( // intre paranteze se pune interfata (firele care intra sau ies din modul)
 		input logic in0,         // in0 este o intrare => input
-		output logic out0	// out0 este o intrare => output
+		output logic out0	// out0 este o iesire => output
 	); // aici ";" sa nu il uitati

@@ Linia 542: / Linia 542: @@
 		pentru intrarile 0011 si 1110 iesirea va fi 0010
-Pentru exersarea instantierii si intelegerea circuitului din spatele operatilor multibit implementati acest circuit prin instantierea a 4 porti AND2 pe 1 bit intr-o poarta AND2 pe 4 biti.
+Pentru exersarea instantierii si intelegerea circuitului din spatele operatilor multibit implementati acest circuit prin instantierea a 4 porti AND4 pe 1 bit intr-o poarta AND4 pe 4 biti.
 [[Fișier:schema_and4_4b_din_and4_1b_v1.png ‎| 400px]]

@@ Linia 514: / Linia 514: @@
-===Exercitiul 3: AND4 din AND2 aranjat pe lung (nu arbore)===
+===Exercitiul 3: AND4 din AND2 aranjat in cascada (nu arbore)===
 In multe cazuri, aceeasi functionalitate poate fi atinsa prin circuite care arata diferit.
@@ Linia 524: / Linia 524: @@
 [[Fișier:schema_and4_din_and2_v2.png ‎| 600px]]
 ===Exercitiul 4: AND4 din NAND2===

@@ Linia 305: / Linia 305: @@
 assign out0 = ~in0;	// cuvant cheie assign;
-					// semnalele de tip wire (cum e out0) iau valoare prin assign
+					// semnalele pot lua valoare prin assign
 					// ~ e semnul pentru negatie pe biti (ca in c/c++)
@@ Linia 358: / Linia 358: @@
 		w0,				// in acest caz se pun conexiunile in ordinea in care sunt declarate intrarile si iesirile din modul
 		c	// NU se recomanda stilul asta de instantiere
-	); 			// apar greseli frecvent la ordinea firelor, la numarul lor,
+	); 			// apar greseli frecvent la ordinea firelor si la numarul lor,
 */				// mai ales daca modulul e complex si are multe intrari si intrari
@@ Linia 366: / Linia 366: @@
 Echivalent se pot folosi si "primitive" SystemVerilog pentru scrierea top-ului.
-Primitivele sunt porti logice care exista deja in limbaj, folosite atunci cand se doreste o descriere structurala a circuitului.
+Primitivele sunt circuite care exista deja in limbaj, folosite atunci cand se doreste o descriere structurala a circuitului.
 In instantiere acestora, iesirea se pune prima, urmata de intrari.
@@ Linia 382: / Linia 382: @@
      );
-wire w0;
+logic w0;
 and and_gate_0(w0,a,b);	// primitiva pentru poarta and

@@ Linia 6: / Linia 6: @@
 ) instantierea unor module mai mici si asamblarea acestora pentru a forma un modul mai mare.
-Incapsularea se refera la a grupa elementele ce alcatuiesc o anumita functionalitate intre-un modul. Aceste elemente pot la randul lor sa fie alte module.
+Incapsularea se refera la a grupa elementele ce alcatuiesc o anumita functionalitate intr-un modul. Aceste elemente pot la randul lor sa fie alte module.
 Instantierea (asemanator cu POO) se refera la a apela un modul deja scris pentru a fi folosit efectiv in circuitul curent.
 Pentru a face o analogie cu programarea, cand se declara o variabila (sau un obiect), tipul variabilei este echivalent cu modulul si numele ei este numele instantei.

@@ Linia 477: / Linia 477: @@
 [[Fișier:NAND2 FPGA.png | 600px]]
-Pentru a realiza conectarea porturilor modulului ''top'' la pinii fizici ai FPGA ce sunt conectati mai departe la componentele de pe placa, va trebui sa specificam in utilitarul de sinteza maparea porturilor la acestia. Maparea se realizeaza prin mentionarea codurilor pinilor la care dorim conexiunea si poata numele de '''constrangeri de I/O'''. Aceste coduri sunt mentionate in documentatia placii de dezvoltare cu FPGA (in cazul nostru, PYNQ Z2) si pot fi regasite si in pagina [[Pynq-Z2 - Pinout | PYNQ-Z2 - Pinout]].
+Pentru a realiza conectarea porturilor modulului ''top'' la pinii fizici ai FPGA ce sunt conectati mai departe la componentele de pe placa, va trebui sa specificam in utilitarul de sinteza maparea porturilor la acestia. Maparea se realizeaza prin mentionarea codurilor pinilor la care dorim conexiunea si poata numele de '''constrangeri de I/O'''. Aceste coduri sunt mentionate in documentatia placii de dezvoltare cu FPGA (in cazul nostru, Boolean Board) si pot fi regasite si in pagina [[Boolean Board - Pinout]].
 Conform schemei, la acest exemplu avem nevoie de codurile pinilor conectati mai departe la Switch0, Switch1 si LED0.
@@ Linia 488: / Linia 488: @@
 ==Exercitii==
-Pentru urmatoarele exercitii se doreste atat testarea designurilor prin simulare cat si punerea acestora pe placa. Legat de placa, intrarile vor fi conectate la butoane, iar iesirile la leduri. Se va consulta tabelul cu pini disponibili ([[Pynq-Z2 - Pinout]]).
+Pentru urmatoarele exercitii se doreste atat testarea designurilor prin simulare cat si punerea acestora pe placa. Legat de placa, intrarile vor fi conectate la butoane, iar iesirile la leduri. Se va consulta tabelul cu pini disponibili ([[Boolean Board - Pinout]].).
 Exista moduri mai rapide de a scrie functionalitatea dorita (vezi exemplu), dar tema principala a acestui laborator este instantierea, asa ca sunteti rugati sa respectati desenele si sa instantiati fiecare poarta individual.

@@ Linia 291: / Linia 291: @@
 [[Fișier:schema_exemplu_rezolvat.png ‎| 600px]]
-'''Descrierea portii NOT (fisierul not_gate.v):'''
+'''Descrierea portii NOT (fisierul not_gate.sv):'''
 <syntaxhighlight lang="Verilog">
 // comentarii cu "//" sau cu /* .... */ ;
@@ Linia 311: / Linia 311: @@
 </syntaxhighlight>
-'''Descrierea portii AND (fisierul and_gate.v):'''
+'''Descrierea portii AND (fisierul and_gate.sv):'''
 <syntaxhighlight lang="Verilog">
 module and_gate
@@ Linia 327: / Linia 327: @@
 </syntaxhighlight>
-'''Descrierea modulului top (fisierul top.v):'''
+'''Descrierea modulului top (fisierul top.sv):'''
 <syntaxhighlight lang="Verilog">
@@ Linia 373: / Linia 373: @@
-'''Descrierea alternativa a modulului top (fisierul top_v2.v):'''
+'''Descrierea alternativa a modulului top (fisierul top_v2.sv):'''
 <syntaxhighlight lang="Verilog">
 module top_v2
@@ Linia 393: / Linia 393: @@
-'''Descrierea alternativa a modulului top (fisierul top_v3.v):'''
+'''Descrierea alternativa a modulului top (fisierul top_v3.sv):'''
 <syntaxhighlight lang="Verilog">
 module top_v3
@@ Linia 410: / Linia 410: @@
-'''Descrierea testbench-ului (fisierul top_tb.v):'''
+'''Descrierea testbench-ului (fisierul top_tb.sv):'''
 <syntaxhighlight lang="Verilog">
 `timescale 1ns / 1ps
@@ Linia 556: / Linia 556: @@
 [[Fișier:schema_and4_4b_din_and4_1b_v2.png ‎| 600px]]
-Fisierul and4_4b.v:
+Fisierul and4_4b.sv:
 <syntaxhighlight lang="Verilog">
 module and4_4b

@@ Linia 86: / Linia 86: @@
 Observatie: proiectarea si verificarea sunt 2 domenii diferite, firmele avand departamente separate pentru acestea.
-Proiectarea/Design se ocupa cu scrierea in Verilog a modului de top si toate modulele ce se afla in acesta, avand ca scop final realizarea fizica pe placa a unui circuit.
+Proiectarea/Design se ocupa cu scrierea in Verilog/SystemVerilog a modului de top si toate modulele ce se afla in acesta, avand ca scop final realizarea fizica pe placa a unui circuit.
 Verificarea se ocupa de scrierea in SystemVerilog (limbaj format din Verilog cu concepte de POO) a modului de testbench si generarea de stimuli si scenarii care sa testeze functionarea design-ului.
@@ Linia 240: / Linia 240: @@
 Cand se doreste implementarea unui circuit pe FPGA, acesta urmeaza urmatoarele etape:
-:'''Elaborarea''' este procesul prin care codul Verilog este transformat intr-un circuit la nivel de porti si registre (netlist) si este independent de modelul de FPGA folosit.
+:'''Elaborarea''' este procesul prin care codul SystemVerilog este transformat intr-un circuit la nivel de porti si registre (netlist) si este independent de modelul de FPGA folosit.
 :'''Sinteza''' este procesul în care se realizează transformarea circuitului descris într-un netlist dependent de tehnologie. Se vor folosi la acest pas primitivele disponibile pe FPGA.
@@ Linia 283: / Linia 283: @@
 In urmatorul exemplu se implementeaza o poarta NAND din o poarta AND si o poarta NOT.
-Codul de mai jos exemplifica ideea de instantiere si contine comentarii legate de sintaxa verilog necesara.
+Codul de mai jos exemplifica ideea de instantiere si contine comentarii legate de sintaxa SystemVerilog necesara.
 In mod uzual fisierele sunt denumite dupa modulul ce se afla in ele, in fiecare fisier fiind un singur modul.
@@ Linia 300: / Linia 300: @@
 module not_gate	// cuvant cheie "module" apoi numele modulului (asemanator clase din c++)
 	( // intre paranteze se pune interfata (firele care intra sau ies din modul)
-		input wire in0,         // in0 este o intrare => input, in0 este fir => wire ;
+		input logic in0,         // in0 este o intrare => input
-		output wire out0	// out0 este o intrare => output, out0 este fir => wire
+		output logic out0	// out0 este o intrare => output
 	); // aici ";" sa nu il uitati
@@ Linia 315: / Linia 315: @@
 module and_gate
+	(
-		input in0,	// aici sunt 2 intrari
+		input logic in0,	// aici sunt 2 intrari
-		input in1,	// se poate omite "wire". default e wire daca nu e pus nimic
+		input logic in1,
-		output out0
+		output logic out0
 	); // nu conteaza ordinea in care sunt puse intrarile si iesirile.
 			// uzual si pentru usurinta se ordoneaza si grupeaza dupa functionalitate
@@ Linia 332: / Linia 332: @@
 module top
+	(
-		input a,
+		input logic a,
-		input b,
+		input logic b,
-		output c
+		output logic c
      );
-wire w0;    //declarat un fir intern de legatura
+logic w0;    //declarat un fir intern de legatura
 and_gate and_gate_0	// instantiere: nume_modul nume_instanta (asemanator int x din c/c++)
@@ Linia 364: / Linia 364: @@
 </syntaxhighlight>
-Echivalent se pot folosi si "primitive" Verilog pentru scrierea top-ului.
+Echivalent se pot folosi si "primitive" SystemVerilog pentru scrierea top-ului.
 Primitivele sunt porti logice care exista deja in limbaj, folosite atunci cand se doreste o descriere structurala a circuitului.
@@ Linia 377: / Linia 377: @@
 module top_v2
+     (
-	    input a,
+	    input logic a,
-	    input b,
+	    input logic b,
-	    output c
+	    output logic c
      );
@@ Linia 397: / Linia 397: @@
 module top_v3
+     (
-	    input a,
+	    input logic a,
-	    input b,
+	    input logic b,
-	    output c
+	    output logic c
      );
@@ Linia 416: / Linia 416: @@
 module top_tb(); // din/in tb nu intra si iese nimic. niciodata.
-reg a_tb;	// ce va fi intrare pentru dut, aici e declarat ca "reg", ca sa poata tine valori
+logic a_tb;
-reg b_tb;
+logic b_tb;
-wire c_tb;	// ce e declarat ca iesire pentru dut, aici e declarat ca "wire" pentru ca device-ul ii va da valorile
+logic c_tb;
 top dut	// instantierea modulului de tip "top" sub numele "dut"
@@ Linia 428: / Linia 428: @@
 initial
-begin // in loc de { ... } din c/c++, in Verilog se pune begin ... end
+begin // in loc de { ... } din c/c++, in SystemVerilog se pune begin ... end
 	#10;		// dupa 10 unitati de timp
 	a_tb = 0;		// a_tb ia valoarea 0
@@ Linia 486: / Linia 486: @@
 Dupa programarea cu succes a placii, puteti testa functionalitatea circuitului prin modficarea valorilor switch-urilor si observarea starii LED-ului.
 ==Exercitii==
@@ Linia 562: / Linia 560: @@
 module and4_4b
+	(
-		input wire [3:0] in0,	// in0 are 4b, de la bit 3 la bit 0 inclusiv
+		input logic [3:0] in0,	// in0 are 4b, de la bit 3 la bit 0 inclusiv
-		input wire [3:0] in1,	// se noteaza msb:lsb (most significant bit: least significant bit) (echivalent cu conceptul de cifra sutelor, cifra unitatilor, pt binar)
+		input logic [3:0] in1,	// se noteaza msb:lsb (most significant bit: least significant bit) (echivalent cu conceptul de cifra sutelor, cifra unitatilor, pt binar)
-		input wire [3:0] in2,
+		input logic [3:0] in2,
-		input wire [3:0] in3,
+		input logic [3:0] in3,
-		output wire [3:0] out0
+		output logic [3:0] out0
 	);
@@ Linia 579: / Linia 577: @@
 <syntaxhighlight lang="Verilog">
 module schema1 (a, b, c, d, f);
-	input a, b, c, d;
+	input logic a, b, c, d;
-	output f, g;
+	output logic f, g;
-	wire w1;
+	logic w1;
-	wire w2;
+	logic w2;
 	and P1 ( w1, a, c );
@@ Linia 599: / Linia 597: @@
 <syntaxhighlight lang="Verilog">
 module schema2 (a, b, c, d, f);
-	input a, b, c, d;
+	input logic a, b, c, d;
-	output f;
+	output logic f;
-	wire w1, w2;
+	logic w1, w2;
 	nand P1 ( w1, a, b ), P2 (w2, c, d);

@@ Linia 28: / Linia 28: @@
 :a) "modul_2" este instantiat o singura data in tot proiecul, iar instanta se cheama "x"
-:b) "modul_2" are o intrare numita "in0" si o iesire numita "out"
+:b) "modul_2" are o intrare numita "in0" si o iesire numita "out0"
 :c) "modul_2" este instantiat in cadrul "modul_6"
@@ Linia 44: / Linia 44: @@
 :h) La nivel de "modul_5", cele 2 instante se cheama "a" si "c".
-:i) "a" si "c" sunt 2 circuite fizice diferite chiar daca ambele sunt de tipul "modul_0". Fiind instante ale aceluiasi modul, deci identice in alcatuire, luate separat ele fac acelasi lucru. Luate in contextul lui "modul_5", "a" genereaza datele de pe firul "w1" si "c" genereaza datele pentru iesire.
+:i) "a" si "c" sunt 2 circuite fizice diferite chiar daca ambele sunt de tipul "modul_0". Fiind instante ale aceluiasi modul, deci identice in alcatuire, luate separat ele fac acelasi lucru. Luate in contextul lui "modul_5", "a" genereaza datele de pe firul "w0" si "c" genereaza datele pentru iesire.
@@ Linia 69: / Linia 69: @@
 :r) La nivelul "top", firul "in3" este conectat ca intrare pentru 3 submodule.
 ==Teorie: testarea circuitelor==