CID aplicatii 3 : Circuite combinationale elementare - Revizia istoricului

Mihai.antonescu: /* Exemplu - Decodorul */

2025-03-13T11:25:14Z

Exemplu - Decodorul

Mihai.antonescu: /* Exercitiul 3: Demultiplexorul */

2025-03-04T09:36:14Z

Exercitiul 3: Demultiplexorul

Mihai.antonescu la 22 octombrie 2024 13:54

2024-10-22T13:54:09Z

Mihai.antonescu la 22 octombrie 2024 11:24

2024-10-22T11:24:29Z

Mihai.antonescu: /* Exemplu */

2023-03-20T21:50:29Z

Exemplu

Mihai.antonescu: /* Exemplu */

2022-03-05T13:34:45Z

Exemplu

Mihai.antonescu: /* Exercitii */

2022-02-21T13:42:31Z

Exercitii

Mihai.antonescu: /* Exercitiul 4: Sumatorul */

2022-02-21T13:30:05Z

Exercitiul 4: Sumatorul

Mihai.antonescu: /* Exercitiul 5: Comparatorul */

2022-02-21T13:23:35Z

Exercitiul 5: Comparatorul

Mihai.antonescu: /* Exercitiul 3: Demultiplexorul */

2022-02-21T13:13:55Z

Exercitiul 3: Demultiplexorul

@@ Linia 126: / Linia 126: @@
 	);
-// operatorul "?": identic c/c++; (conditie) ? (if_true) : (if_flase);
+// operatorul "?": identic c/c++; (conditie) ? (if_true) : (if_false);
 assign out = (in==0) ? // if in == 0
@@ Linia 285: / Linia 285: @@
 endmodule
 </syntaxhighlight>
 ==Exercitii==

@@ Linia 345: / Linia 345: @@
 '''Observatie 2''': numarul de iesiri maxim posibile este 2^(nr_biti_selectie)
-Interfata demultiplexorului este data mai jos. Incercati sa construiti acest circuit in cat mai multe variante de sintaxa posibile (minim4).
+Interfata demultiplexorului este data mai jos. Incercati sa construiti acest circuit in cat mai multe variante de sintaxa posibile (minim 4).
 [[Fișier:demux2_general.png ‎| 300px]]
 Generati forme de unda pentru a vedea functionarea demultiplexorului.
 ===Exercitiul 4: Sumatorul===

@@ Linia 67: / Linia 67: @@
 El contine comentarii referitoare la sintaxa de baza SystemVerilog, necesara implementarii modulelor in diverse moduri.
-'''Descrierea modulului decodor - varianta structurala din porti, cu primitive (fisierul decodor_v1.v):'''
+'''Descrierea modulului decodor - varianta structurala din porti, cu primitive (fisierul decodor_v1.sv):'''
 <syntaxhighlight lang="Verilog">
 module decodor_v1
@@ Linia 101: / Linia 101: @@
 </syntaxhighlight>
-'''Descrierea modulului decodor - varianta cu assign, urmand schema (fisierul decodor_v2.v):'''
+'''Descrierea modulului decodor - varianta cu assign, urmand schema (fisierul decodor_v2.sv):'''
 <syntaxhighlight lang="Verilog">
 module decodor_v2
@@ Linia 118: / Linia 118: @@
 </syntaxhighlight>
-'''Descrierea modulului decodor -  varianta cu assign, cu operatorul "?" (fisierul decodor_v3.v):'''
+'''Descrierea modulului decodor -  varianta cu assign, cu operatorul "?" (fisierul decodor_v3.sv):'''
 <syntaxhighlight lang="Verilog">
 module decodor_v3
@@ Linia 139: / Linia 139: @@
 </syntaxhighlight>
-'''Descrierea modulului decodor -  varianta cu always cu if (fisierul decodor_v4.v):'''
+'''Descrierea modulului decodor -  varianta cu always cu if (fisierul decodor_v4.sv):'''
 <syntaxhighlight lang="Verilog">
 module decodor_v4
@@ Linia 176: / Linia 176: @@
 </syntaxhighlight>
-'''Descrierea modulului decodor -  varianta cu always cu case (fisierul decodor_v5.v):'''
+'''Descrierea modulului decodor -  varianta cu always cu case (fisierul decodor_v5.sv):'''
 <syntaxhighlight lang="Verilog">
 module decodor_v5
@@ Linia 213: / Linia 213: @@
 </syntaxhighlight>
-'''Descrierea modulului decodor -  varianta cu assign comportamental  (fisierul decodor_v6.v):'''
+'''Descrierea modulului decodor -  varianta cu assign comportamental  (fisierul decodor_v6.sv):'''
 <syntaxhighlight lang="Verilog">
 module decodor_v6
@@ Linia 231: / Linia 231: @@
 </syntaxhighlight>
-'''Descrierea modulului top  (fisierul top.v):'''
+'''Descrierea modulului top  (fisierul top.sv):'''
 <syntaxhighlight lang="Verilog">
 // observatie:

@@ Linia 3: / Linia 3: @@
 Acest laborator are ca scop scrierea unor circuite combinationale simple si explorarea variantelor de sintaxa diferite ce ajung sa ofere aceeasi functionalitate. Sintaxa va fi explicata in comentariile exemplului rezolvat mai jos.
-Descrierea circuitelor in Verilog se face in una din doua forme:
+Descrierea circuitelor in SystemVerilog se face in una din doua forme:
 :1) structurala - descrie cum un modul e alcatuit din module sau primitive mai simple
@@ Linia 39: / Linia 39: @@
 Iesirea este numerotata de la bitul 7 (msb) pana la bitul 0 (lsb). Se observa ca daca intrarea are valoare "a", singurul bit de "1" din iesire este cel de pe pozitia "a".
-'''Observatie:''' Atat in tabelul de mai sus, cat si in codul Verilog poate sa apara "_" (underscore) ca sa ajute vizual la separarea/numararea cifrelor. Se foloseste in mod uzual la scrierea in binar ca sa grupeze 4b (o cifra in hexa).
+'''Observatie:''' Atat in tabelul de mai sus, cat si in codul SystemVerilog poate sa apara "_" (underscore) ca sa ajute vizual la separarea/numararea cifrelor. Se foloseste in mod uzual la scrierea in binar ca sa grupeze 4b (o cifra in hexa).
@@ Linia 65: / Linia 65: @@
 Codul de mai jos exemplifica moduri diferite de a exprima aceasta functionalitate.
-El contine comentarii referitoare la sintaxa de baza Verilog, necesara implementarii modulelor in diverse moduri.
+El contine comentarii referitoare la sintaxa de baza SystemVerilog, necesara implementarii modulelor in diverse moduri.
 '''Descrierea modulului decodor - varianta structurala din porti, cu primitive (fisierul decodor_v1.v):'''
@@ Linia 71: / Linia 71: @@
 module decodor_v1
+	(
-		input wire [1:0] in,	// definirea intrarilor sub forma de "bus"
+		input logic [1:0] in,	// definirea intrarilor sub forma de "bus"
 									// bus-ul de intrare se numeste "in" si este pe 2 biti: in[1], in[0]
 									// fizic sunt 2 fire distincte, grupate pentru o mai simpla folosire.
-		output wire [3:0] out 	// avem o iesire, numita "out" pe 4 biti.
+		output logic [3:0] out 	// avem o iesire, numita "out" pe 4 biti.
 	);
-wire in_0_inv;
+logic in_0_inv;
-wire in_1_inv;
+logic in_1_inv;
-wire in_0_nat;
+logic in_0_nat;
-wire in_1_nat;
+logic in_1_nat;
 not not_gate_0(in_0_inv,in[0]); // aleg bitul 0 al lui in sa intre in aceasta poarta not;
@@ Linia 105: / Linia 105: @@
 module decodor_v2
+	(
-		input wire [1:0] in,
+		input logic [1:0] in,
-		output wire [3:0] out
+		output logic [3:0] out
 	);
@@ Linia 122: / Linia 122: @@
 module decodor_v3
+	(
-		input wire [1:0] in,
+		input logic [1:0] in,
-		output wire [3:0] out
+		output logic [3:0] out
 	);
@@ Linia 143: / Linia 143: @@
 module decodor_v4
+	(
-		input wire [1:0] in,
+		input logic [1:0] in,
-		output reg [3:0] out // <<== !!!! important: orice semnal ia valoarea intrun "always", trebuie sa fie reg
+		output logic [3:0] out
-	);						 // always => reg ; assign => wire
+	);
-always @(*) // mereu cand se schimba ce se afla in paranteze, se executa (ish "executa") ce e mai jos
+always_comb // mereu cand se schimba orice semnal, se "executa" ce e mai jos;
-	// steluta inseamna "orice"
+            // always_comb genereaza un circuit combinational
 begin	// begin si end pe post de acolade din c/c++; delimiteaza if/else si altele asemenea; inclusiv always cu totul
 	if(in == 0)
@@ Linia 182: / Linia 180: @@
 module decodor_v5
+	(
-		input wire [1:0] in,
+		input logic [1:0] in,
-		output reg [3:0] out
+		output logic [3:0] out
 	);
-always@(*)
+always_comb
 begin
 	case(in) // functioneaza ca switch/case din c/c++; sintaxa usor diferita
@@ Linia 219: / Linia 217: @@
 module decodor_v6
+	(
-		input wire [1:0] in,
+		input logic [1:0] in,
-		output wire [3:0] out
+		output logic [3:0] out
 	);
@@ Linia 240: / Linia 238: @@
 module top
+	(
-		input wire [1:0] in,
+		input logic [1:0] in,
-		output wire [3:0] out_v1, // fiecare varianta de decodor cu iesirea lui
+		output logic [3:0] out_v1, // fiecare varianta de decodor cu iesirea lui
-		output wire [3:0] out_v2, // toate ar trebui sa scoata acelasi rezultat
+		output logic [3:0] out_v2, // toate ar trebui sa scoata acelasi rezultat
-		output wire [3:0] out_v3,
+		output logic [3:0] out_v3,
-		output wire [3:0] out_v4,
+		output logic [3:0] out_v4,
-		output wire [3:0] out_v5,
+		output logic [3:0] out_v5,
-		output wire [3:0] out_v6
+		output logic [3:0] out_v6
 	);
@@ Linia 288: / Linia 286: @@
 </syntaxhighlight>
 ==Exercitii==

@@ Linia 11: / Linia 11: @@
-==Exemplu==
+==Exemplu - Decodorul==
 Decodorul este un circuit a carui iesire pe n biti are un singur bit de "1", anume cel selectat prin singura sa intrare pe log2(n) biti.
 Astfel, pentru un decodor cu iesire pe 8b, intrarea va avea 3b (logaritm in baza 2 din 8) si tabelul de adevar va arata astfel:

@@ Linia 225: / Linia 225: @@
 assign out = 1 << in;
 	// prin shiftare
-	// 1<<1 == 1 == 4'b0001;
+	// 1<<0 == 1 == 4'b0001;
-	// 1<<2 == 2 == 4'b0010;
+	// 1<<1 == 2 == 4'b0010;
 	// 1<<2 == 4 == 4'b0100;
 	// 1<<3 == 8 == 4'b1000;

@@ Linia 319: / Linia 319: @@
 [[Fișier:mux2_schema_interna.png ‎| 300px]]
@@ Linia 329: / Linia 332: @@
 Pentru varianta lui structurala, mux4 se construieste din mai multe mux2 legate corespunzator. Incercati sa construiti voi aceasta schema.
@@ Linia 338: / Linia 344: @@
 Pentru acest exercitiu se va implementa un demux2 (cu 2 iesiri).
-Observatie 1: celelalte iesiri, cele neselectate iau valoarea 0.
+'''Observatie 1''': celelalte iesiri, cele neselectate iau valoarea 0.
-Observatie 2: numarul de iesiri maxim posibile este 2^(nr_biti_selectie)
+'''Observatie 2''': numarul de iesiri maxim posibile este 2^(nr_biti_selectie)
 Interfata demultiplexorului este data mai jos. Incercati sa construiti acest circuit in cat mai multe variante de sintaxa posibile (minim4).
 [[Fișier:demux2_general.png ‎| 300px]]
 ===Exercitiul 4: Sumatorul===
@@ Linia 360: / Linia 369: @@
 Pentru a vedea pas cu pas cum se construieste un sumator pe 8b puteti parcurge urmatoarea platforma de laborator: [https://wiki.dcae.pub.ro/images/0/0f/Cid_gan_sumator_aplicatia_2.pdf Sumator.pdf]
 ===Exercitiul 5: Comparatorul===

@@ Linia 357: / Linia 357: @@
 La aceasta scriere, daca se doresta ca sumatorul sa aiba carry out, sumatorul se poate face cu un bit mai mare decat intrarile, iar acel bit sa fie conectat la carry out. Practic, obtii un rezultat pe "n" biti + un bit de depasire, anume msb-ul.
-Pentru a vedea pas cu pas cum se construieste un sumator pe 8b puteti parcurge urmatoarea platforma de laborator: [https://wiki.dcae.pub.ro/images/0/0f/Cid_gan_sumator_aplicatia_2.pdf Sumator.pdf]
+Generati formele de unda necesare testarii sumatorului pe 8b.
 ===Exercitiul 5: Comparatorul===

← Versiunea anterioară		Versiunea de la data 21 februarie 2022 13:23
Linia 378:		Linia 378:

	Scrieti modulul de comparator, in ambele variante de interfata. Intrarile pot avea oricat de multi biti (comparator mai mic sau mai mare), pentru acest exercitiu sa il faceti pe 4b.		Scrieti modulul de comparator, in ambele variante de interfata. Intrarile pot avea oricat de multi biti (comparator mai mic sau mai mare), pentru acest exercitiu sa il faceti pe 4b.
		+
		+	Scrieti un testbench care sa genereze toate combinatiile posibile de date de la intrare.
		+
		+	'''Discutie''': Daca acest comparator are datele pe 32b sau mai mult (sau daca circuitul devine mult mai complex), nu se mai poate face o astfel de testare exhaustiva a combinatiilor posibile de date de la intrare pentru ca simularea ar dura prea mult. De situatia asta se ocupa inginerii de verificare ce lucreaza in paralel cu inginerii de design. Pentru mai multe detalii puteti cauta "constrained random functional verification". Incercati sa identificati cazurile/situatiile ce ar trebui testate pentru un comparator pe 32b inainte de a spune ca acesta functioneaza corect (minim 10).