CID aplicatii 4 : Memoria ROM - Revizia istoricului

Cbira: /* Anexa1 */

2026-04-06T13:12:43Z

Anexa1

Cbira: /* Anexa1 */

2026-04-06T13:12:13Z

Anexa1

Gvpopescu: /* Exemplul 2: Transcodorul */

2025-03-11T09:25:36Z

Exemplul 2: Transcodorul

Gvpopescu: /* Exemplul 2: Transcodorul */

2025-03-11T09:24:49Z

Exemplul 2: Transcodorul

Gvpopescu: /* Exemplul 1: Decodorul */

2025-03-11T09:22:50Z

Exemplul 1: Decodorul

Gvpopescu: /* Exemple */

2025-03-11T09:20:50Z

Exemple

Gvpopescu: /* Memoria ROM */

2025-03-11T09:19:02Z

Memoria ROM

Gvpopescu: Gvpopescu a redenumit pagina CID aplicatii 4 : Alte circuite combinationale în CID aplicatii 4 : Memoria ROM

2025-03-11T09:17:16Z

Gvpopescu a redenumit pagina CID aplicatii 4 : Alte circuite combinationale în CID aplicatii 4 : Memoria ROM

Mihai.antonescu: /* Exercițiul 3 */

2024-10-22T11:29:08Z

Exercițiul 3

Mihai.antonescu la 22 octombrie 2024 11:28

2024-10-22T11:28:49Z

← Versiunea anterioară		Versiunea de la data 6 aprilie 2026 13:12
Linia 232:		Linia 232:
	==Anexa1==		==Anexa1==

−	[[Fișier:Anexa1modificat9.~~PNG~~ \| 800px]]	+	[[Fișier:Anexa1modificat9.png \| 800px]]

← Versiunea anterioară		Versiunea de la data 6 aprilie 2026 13:12
Linia 232:		Linia 232:
	==Anexa1==		==Anexa1==

−	[[Fișier:~~Anexa1~~.PNG \| 800px]]	+	[[Fișier:Anexa1modificat9.PNG \| 800px]]

@@ Linia 94: / Linia 94: @@
 Trancodorul este o memorie ROM care asociază unui anumit cod de intrare, reprezentat de adresă, un anumit cod de ieșire, reprezentat de conținutului locației de memorie asociată acelei adrese.
-In acest exemplu, vom folosi transcodorul pentru a realiza un modul ce controlează afișajul cu 7 segmente. Acest dispozitiv de afișare este format, așa cum sugerează și numele, din 7 segmente ce pot fi controlate separat. Putem aprinde sau stinge fiecare segment controlând tensiunea aplicată pe acesta. Pentru acest afișaj, comanda este negativă: aplicând  0  logic pe un segment acesta se va aprinde, iar aplicând 1 logic, acesta se va stinge.
+In acest exemplu, vom folosi transcodorul pentru a realiza un modul ce controlează afișajul cu 7 segmente. Acest dispozitiv de afișare este format, așa cum sugerează și numele, din 7 segmente ce pot fi controlate separat. Putem aprinde sau stinge fiecare segment controlând tensiunea aplicată pe acesta. Pentru acest afișaj, comanda este în logică negativă: aplicând  0  logic pe un segment acesta se va aprinde, iar aplicând 1 logic, acesta se va stinge.
 Structura unui afisaj cu 7 segmente este prezentată în imaginea de mai jos:

@@ Linia 92: / Linia 92: @@
 ===Exemplul 2: Transcodorul===
-Trancodorul este o memorie ROM care asociază unei anumite intrări, reprezentată de adresă, un anumit cod, reprezentat de conținutului locației de memorie asociată acelei adrese.
+Trancodorul este o memorie ROM care asociază unui anumit cod de intrare, reprezentat de adresă, un anumit cod de ieșire, reprezentat de conținutului locației de memorie asociată acelei adrese.
 In acest exemplu, vom folosi transcodorul pentru a realiza un modul ce controlează afișajul cu 7 segmente. Acest dispozitiv de afișare este format, așa cum sugerează și numele, din 7 segmente ce pot fi controlate separat. Putem aprinde sau stinge fiecare segment controlând tensiunea aplicată pe acesta. Pentru acest afișaj, comanda este negativă: aplicând  0  logic pe un segment acesta se va aprinde, iar aplicând 1 logic, acesta se va stinge.

@@ Linia 56: / Linia 56: @@
      endcase
    end
 endmodule
@@ Linia 108: / Linia 90: @@
 * Circuitul Decoder va avea o intrare pe 2  biți, care va reprezenta adresa memoriei ROM și o iesire pe 4 biți, reprezentând conținuturile memoriei ROM corespunzătoare fiecărei combinații de la intrare.
 * Chiar dacă în interiorul instrucțiunii ''case'' se acoperă toate cazurile posibile (toate combinațiile de 2 biți), este bine sa punem și un ''default'' pentru a evita inserarea în locul circuitului combinațional dorit (aici, memoria ROM) a unui latch.
 ===Exemplul 2: Transcodorul===

@@ Linia 18: / Linia 18: @@
 == Exemple ==
-Urmatoarele circuite pot fi vazute in 2 moduri: ca memorii de tip ROM, cu date de iesire care depind de adresa (data de intrare) de la care citesti cat si ca circuite combinationale a caror iesire este generata prin porti din intrare.
+Următoarele circuite pot fi văzute în 2 moduri: ca memorii de tip ROM, cu date de ieșire care depind de adresa (data de intrare) de la care citești cât și ca circuite combinationale a căror ieșire este generată prin porți din intrare.
 === Exemplul 1: Decodorul ===

@@ Linia 2: / Linia 2: @@
 Memoria este un dispozitiv electronic utilizat pentru stocarea datelor. Aceasta poate fi de mai multe feluri, având diverse caracteristici, cum ar fi capacitatea de a-și păstra sau nu conținutul după întreruperea alimentării sau capacitatea de a-și modifica sau nu conținutul după terminarea procesului de producție.
-Memoria  ROM (Read-Only  Memory) este un circuit combinational folosit pentru stocarea unor date ce pot fi accesate cu ajutorul unei intrari de adresă. Asa cum sugerează și numele, memoria ROM clasică nu poate fi modificată. În plus, datorită modului în care este implementată, ea își păstrează conținutul după întreruperea alimentării (este nevolatilă).
+Memoria  ROM (Read-Only  Memory) este un circuit combinațional folosit pentru stocarea unor date ce pot fi accesate cu ajutorul unei intrări de adresă. Asa cum sugerează și numele, memoria ROM clasică nu poate fi modificată. În plus, datorită modului în care este implementată, ea își păstrează conținutul după întreruperea alimentării (este nevolatilă).
 Pentru a înțelege termenul de memorie, putem face următorul exercițiu de imaginație: să ne gândim la un dulap cu mai multe sertare. Conținutul memoriei este reprezentat de conținutul sertarelor, iar adresele sunt reprezentate de etichetele lipite pe aceste sertare pentru a le identifica. Dacă avem nevoie de conținutul unui sertar, va trebui să știm eticheta aferentă acestuia (adresa).

← Versiunea anterioară	Versiunea de la data 11 martie 2025 09:17
(Nicio diferență)

@@ Linia 239: / Linia 239: @@
 * Codorul va putea prelucra doar litere mici și spațiu gol (acesta rămâne neschimbat).
 * Cel mai usor mod de a scrie această funcționalitate este folosind un bloc de tip ''case''.
-* Pentru testare, se pot folosi în testbench variabile de tip ''reg'' pe 8 biți, astfel:
+* Pentru testare, se pot folosi în testbench variabile de tip ''logic'' pe 8 biți, astfel:
 <syntaxhighlight lang="Verilog">
 logic [7:0] litera;

@@ Linia 40: / Linia 40: @@
 Vom implementa acest circuit ca memorie ROM. "in" are rolul de adresa iar out are rolul de date de la adresa respectiva.
-'''Implementarea Verilog a circuitului'''
+'''Implementarea SystemVerilog a circuitului'''
 <syntaxhighlight lang="Verilog">
 module Decoder(
-   input [1:0] in,
+   input logic [1:0] in,
-   output reg [3:0] out
+   output logic [3:0] out
    );
-   always@(in) begin
+   always_comb begin
      case(in)
 'b00: out = 4'b0001; //la adresa 0 avem valoarea 1
@@ Linia 62: / Linia 62: @@
 Vom implementa acest circuit ca circuit combinational cu iesirile generate din intrari prin operatii logice.
-'''Implementarea Verilog a circuitului'''
+'''Implementarea SystemVerilog a circuitului'''
 <syntaxhighlight lang="Verilog">
 module Decodor_v2(
-   input [1:0] in,
+   input logic [1:0] in,
-   output reg [3:0] out
+   output logic [3:0] out
    );
@@ Linia 79: / Linia 79: @@
-'''Implementarea Verilog a modulului de test'''
+'''Implementarea SystemVerilog a modulului de test'''
 <syntaxhighlight lang="Verilog">
 `timescale 1ns/1ps
 module Decoder_TB();
-   reg [1:0] in_tb;
+   logic [1:0] in_tb;
-   wire [3:0] out_tb;
+   logic [3:0] out_tb;
    integer idx;
@@ Linia 144: / Linia 144: @@
 |}
-'''Implementarea Verilog a modulului Display7Seg'''
+'''Implementarea SystemVerilog a modulului Display7Seg'''
 <syntaxhighlight lang="Verilog">
 module Display7Seg(
-   input [3:0] in,
+   input logic [3:0] in,
-   output reg [6:0] out
+   output logic [6:0] out
    );
-   always@(in) begin
+   always_comb begin
      case(in)
 'd0: out = 7'b1000000;
@@ Linia 241: / Linia 241: @@
 * Pentru testare, se pot folosi în testbench variabile de tip ''reg'' pe 8 biți, astfel:
 <syntaxhighlight lang="Verilog">
-reg [7:0] litera;
+logic [7:0] litera;
 litera = "A";
 </syntaxhighlight>