CID aplicatii 7 : Circuite secventiale elementare - Revizia istoricului

Mihai.antonescu: /* Exemplul 3: Descrierea comportamentală a bistabilului de tip D */

2026-04-23T10:55:19Z

Exemplul 3: Descrierea comportamentală a bistabilului de tip D

Cbira: Modified: Verilog-> SystemVerilog (always_ff instead of always@ and always_comb instead of always@(*))

2025-04-09T06:56:00Z

Modified: Verilog-> SystemVerilog (always_ff instead of always@ and always_comb instead of always@(*))

Mihai.antonescu la 22 octombrie 2024 13:57

2024-10-22T13:57:40Z

Mihai.antonescu la 22 octombrie 2024 11:40

2024-10-22T11:40:04Z

Mihai.antonescu: /* Exercițiul 4 */

2023-04-11T21:25:05Z

Exercițiul 4

Mihai.antonescu: /* Exerciții */

2023-02-18T15:20:57Z

Exerciții

Mihai.antonescu: /* Exerciții */

2023-02-18T14:25:13Z

Exerciții

Mihai.antonescu: /* Exemple */

2023-02-18T13:51:04Z

Exemple

Mihai.antonescu la 17 februarie 2023 21:48

2023-02-17T21:48:11Z

Mihai.antonescu: /* Exemplul 3: Descrierea comportamentală a bistabilului de tip D */

2023-02-17T16:26:32Z

Exemplul 3: Descrierea comportamentală a bistabilului de tip D

@@ Linia 204: / Linia 204: @@
 initial begin
-        data_in_t = 0;
+        data_in_t <= 0;
-     #2 data_in_t = 1;
+     #2 data_in_t <= 1;
-     #4 data_in_t = 0;
+     #4 data_in_t <= 0;
      #5 $stop();
 end

@@ Linia 23: / Linia 23: @@
 Pentru ca simulatorul sa functioneze in mod corect si semnalele sa se modifice in simulare asa cum se modifica si in realitate este nevoie sa folosim atribuirea blocanta ( semnul "=") la circuite combinationale si atribuirea non-blocanta (semnul "<=") la circuite secventiale.
-In mod uzual orice always combinational ( '''always@(*)''' ) va folosi '''atribuirea blocanta ( = )''' si orice always pe ceas ( '''always@(posedge clock)''' ) va folosi '''atribuirea non-blocanta ( <= )'''.
+In mod uzual orice always combinational ( '''always_comb''' ) va folosi '''atribuirea blocanta ( = )''' si orice always pe ceas ( '''always_ff @(posedge clock)''' ) va folosi '''atribuirea non-blocanta ( <= )'''.
 Diferenta dintre cele 2 atribuiri consta in modul in care simulatorul "executa" instructiunea de atribuire. La atribuirea blocanta se simuleaza linie cu linie, in ordinea in care acestea au fost scrise. La atribuirea non-blocanta se salveaza toti termenii din dreapta si se pun deodata (in acelasi pas de simulare) in termenii din stanga. Pentru a clarifica acest concept avem exemplul de mai jos:

@@ Linia 187: / Linia 187: @@
 );
-always_ff@(posedge clock) begin
+always_ff @(posedge clock) begin
      data_out <= data_in; // atribuire non-blocanta
 end

@@ Linia 86: / Linia 86: @@
 Pentru modulul de test, va trebui să alegem un timp de modificare a valorilor semnalelor mai mare decât timpul de propagare ales. Aici, vom folosi 1ns timp de propagare și 5ns timp de variație a intrărilor in testbench.
-'''Implementarea Verilog a circuitului'''
+'''Implementarea SystemVerilog a circuitului'''
 <syntaxhighlight lang="Verilog">
 `timescale 1ns/1ps
 module Circuit(
-     input a,
+     input logic a,
-     input b,
+     input logic b,
-     output c,
+     output logic c,
-     output d
+     output logic d
 );
@@ Linia 109: / Linia 109: @@
 module Circuit_TB();
-reg a_t, b_t;
+logic a_t, b_t;
-wire c_t, d_t;
+logic c_t, d_t;
 initial begin
@@ Linia 136: / Linia 136: @@
 ===Exemplul 2: Descrierea comportamentală a latch-ului de tip D===
-'''Descrierea Verilog a modulului'''
+'''Descrierea SystemVerilog a modulului'''
 <syntaxhighlight lang="Verilog">
 module latch_D(
-     input D,
+     input logic D,
-     input E,
+     input logic E,
-     output Q
+     output logic Q
 );
@@ Linia 155: / Linia 155: @@
 module latch_D_TB();
-reg D_t, E_t;
+logic D_t, E_t;
-wire Q_t;
+logic Q_t;
 initial begin
@@ Linia 179: / Linia 179: @@
 ===Exemplul 3: Descrierea comportamentală a bistabilului de tip D===
-'''Descrierea Verilog a modulului'''
+'''Descrierea SystemVerilog a modulului'''
 <syntaxhighlight lang="Verilog">
 module flipflop_D(
-     input data_in,
+     input logic data_in,
-     input clock,
+     input logic clock,
-     output reg data_out
+     output logic data_out
 );
-always@(posedge clock) begin
+always_ff@(posedge clock) begin
      data_out <= data_in; // atribuire non-blocanta
 end
@@ Linia 200: / Linia 200: @@
 module flipflop_D_TB();
-reg data_in_t, clock_t;
+logic data_in_t, clock_t;
-wire data_out_t;
+logic data_out_t;
 initial begin
@@ Linia 247: / Linia 247: @@
 ===Exercițiul 4===
-Pentru evidentierea hazardului combinational (si a modului in care acesta se rezolva) descrieti in Verilog si simulati urmatoarele 2 circuite:
+Pentru evidentierea hazardului combinational (si a modului in care acesta se rezolva) descrieti in SystemVerilog si simulati urmatoarele 2 circuite:
 [[Fișier:Poza_circ_secventiale_basic_exercitiu_4_circuit.png ‎| 600px]]

← Versiunea anterioară		Versiunea de la data 11 aprilie 2023 21:25
Linia 250:		Linia 250:

	[[Fișier:Poza_circ_secventiale_basic_exercitiu_4_circuit.png ‎\| 600px]]		[[Fișier:Poza_circ_secventiale_basic_exercitiu_4_circuit.png ‎\| 600px]]
		+
		+	Pentru a putea observa efectele hazardului, portile trebuie descrise ca avand timpi de propagare.

	Formele de unda pentru semnalele de la intrare vor fi:		Formele de unda pentru semnalele de la intrare vor fi:

← Versiunea anterioară		Versiunea de la data 18 februarie 2023 15:20
Linia 254:		Linia 254:

	[[Fișier:Poza_circ_secventiale_basic_exercitiu_4_forme_unda.png ‎\| 600px]]		[[Fișier:Poza_circ_secventiale_basic_exercitiu_4_forme_unda.png ‎\| 600px]]
		+
		+	===Exercițiul 5===
		+	Pentru evidentierea efectului atribuirii blocant si non-blocante se va implementa si simula circuitul de mai jos. El este alcatuit din 3 registre, fiecare memorand (si punand la iesire) pe frontul pozitiv al ceasului valoarea de la intrare.
		+
		+	Cele 3 registre de sus vor folosii atribuirea blocanta si cele 3 registre de jos vor folosii atribuirea non-blocanta. In simulare se doreste a se vizualiza: intrarile, iesirile, firele interne de legatura dintre registrii.
		+
		+	Pentru a scrie semnificativ mai putin, nu este nevoie sa instantiati fiecare registru dintro serie ca modul separat ci se pot face toate cele 3 atribuiri in cadrul aceluiasi bloc "always", la nivelul de top. Practic tot circuitul se reduce la un fisier de top ce contine intrari/iesiri, declararea registrilor pe 1b si cele 2 always-uri care dicteaza functionarea.
		+
		+
		+	[[Fișier:Poza_circ_secventiale_basic_exercitiu_5_circuit.png ‎\| 600px]]

← Versiunea anterioară		Versiunea de la data 18 februarie 2023 14:25
Linia 245:		Linia 245:

	'''Indicație''': Frontul căzător al semnalului ''reset'' va trebui să fie adăugat în lista de sensitivități a blocului always care determină modificarea lui ''data_out''.		'''Indicație''': Frontul căzător al semnalului ''reset'' va trebui să fie adăugat în lista de sensitivități a blocului always care determină modificarea lui ''data_out''.
		+
		+	===Exercițiul 4===
		+	Pentru evidentierea hazardului combinational (si a modului in care acesta se rezolva) descrieti in Verilog si simulati urmatoarele 2 circuite:
		+
		+	[[Fișier:Poza_circ_secventiale_basic_exercitiu_4_circuit.png ‎\| 600px]]
		+
		+	Formele de unda pentru semnalele de la intrare vor fi:
		+
		+	[[Fișier:Poza_circ_secventiale_basic_exercitiu_4_forme_unda.png ‎\| 600px]]

@@ Linia 128: / Linia 128: @@
 endmodule
 </syntaxhighlight>
 ===Exemplul 2: Descrierea comportamentală a latch-ului de tip D===

← Versiunea anterioară		Versiunea de la data 17 februarie 2023 21:48
Linia 18:		Linia 18:

	[[Fișier:Circuit comb hazard propagare.png \| 400px]]		[[Fișier:Circuit comb hazard propagare.png \| 400px]]
		+
		+
		+	==Atribuirea blocanta si non-blocanta==
		+	Pentru ca simulatorul sa functioneze in mod corect si semnalele sa se modifice in simulare asa cum se modifica si in realitate este nevoie sa folosim atribuirea blocanta ( semnul "=") la circuite combinationale si atribuirea non-blocanta (semnul "<=") la circuite secventiale.
		+
		+	In mod uzual orice always combinational ( '''always@(*)''' ) va folosi '''atribuirea blocanta ( = )''' si orice always pe ceas ( '''always@(posedge clock)''' ) va folosi '''atribuirea non-blocanta ( <= )'''.
		+
		+	Diferenta dintre cele 2 atribuiri consta in modul in care simulatorul "executa" instructiunea de atribuire. La atribuirea blocanta se simuleaza linie cu linie, in ordinea in care acestea au fost scrise. La atribuirea non-blocanta se salveaza toti termenii din dreapta si se pun deodata (in acelasi pas de simulare) in termenii din stanga. Pentru a clarifica acest concept avem exemplul de mai jos:
		+
		+	<syntaxhighlight lang="Verilog">
		+	a = b;
		+	b = a;
		+
		+	c <= d;
		+	d <= c;
		+	</syntaxhighlight>
		+
		+	In primul caz, deoarece am folosit atribuirea blocanta, a ia valoarea lui b si apoi b ia valoarea lui a, care deja a devenit b deci concret b ramane pe loc si deci atat a cat si b vor avea aceasi valoare la final.
		+
		+	In al doilea caz, deoarece am folosit atribuirea non-blocanta, ce este in partea dreapta se transfera peste operanzii din stanga deodata, astfel c ia valoarea lui d si d ia valoarea lui c, la final avand loc o interschimbare.
		+

	==Latch-ul==		==Latch-ul==

@@ Linia 161: / Linia 161: @@
 always@(posedge clock) begin
-     data_out <= data_in;
+     data_out <= data_in; // atribuire non-blocanta
 end
@@ Linia 198: / Linia 198: @@
 '''Observatie:''' Atunci cand avem un circuit secvential, se foloseste atribuirea non-blocanta ("<=”)
 ==Exerciții==