CID aplicatii 9 : Numaratorul - Revizia istoricului

Mihai.antonescu: /* Exemple */

2026-04-23T10:56:47Z

Exemple

Mihai.antonescu la 22 octombrie 2024 13:57

2024-10-22T13:57:05Z

Mihai.antonescu la 22 octombrie 2024 11:47

2024-10-22T11:47:13Z

Gvpopescu: /* Exemplul 2: Observarea vitezei de variație a biților unui numărător */

2023-05-04T06:45:11Z

Exemplul 2: Observarea vitezei de variație a biților unui numărător

Andrei.ulmamei: /* Exemplul 2: Observarea vitezei de variație a biților unui numărător */

2023-04-27T07:57:18Z

Exemplul 2: Observarea vitezei de variație a biților unui numărător

Gvpopescu: /* Exemplul 2: Observarea vitezei de variație a biților unui numărător */

2022-05-03T10:01:51Z

Exemplul 2: Observarea vitezei de variație a biților unui numărător

Gvpopescu: /* Exemplul 2: Observarea vitezei de variație a biților unui numărător */

2022-05-03T10:00:05Z

Exemplul 2: Observarea vitezei de variație a biților unui numărător

Gvpopescu: /* Exemple */

2022-04-28T08:43:39Z

Exemple

Rhobincu: /* Exemplul 1: Implementarea unui num[r[tor cu reset sincron */

2022-04-20T17:05:32Z

Exemplul 1: Implementarea unui num[r[tor cu reset sincron

Gvpopescu: /* Exercițiul 3 */

2022-03-31T07:26:59Z

Exercițiul 3

@@ Linia 61: / Linia 61: @@
 initial begin
-         reset_n_t = 0;
+         reset_n_t <= 0;
-     #2 	reset_n_t = 1;
+     #2 	reset_n_t <= 1;
      #500 $stop();
 end

@@ Linia 34: / Linia 34: @@
 );
-always_ff@(posedge clock) begin
+always_ff @(posedge clock) begin
      if(reset_n == 0)
          count <= 0;
@@ Linia 106: / Linia 106: @@
 logic [26:0] count;
-always_ff@(posedge clock) begin
+always_ff @(posedge clock) begin
      if(reset == 1)
          count <= 0;

@@ Linia 29: / Linia 29: @@
 #(parameter WIDTH = 8)
+(
-     input clock,
+     input logic clock,
-     input reset_n,
+     input logic reset_n,
-     output reg [WIDTH-1:0] count
+     output logic [WIDTH-1:0] count
 );
-always@(posedge clock) begin
+always_ff@(posedge clock) begin
      if(reset_n == 0)
          count <= 0;
@@ Linia 52: / Linia 52: @@
 parameter WIDTH_T = 5;
-reg reset_n_t, clock_t;
+logic reset_n_t, clock_t;
-wire [WIDTH_T-1:0] count_t;
+logic [WIDTH_T-1:0] count_t;
 initial begin
@@ Linia 93: / Linia 93: @@
 Din rezultatele de mai sus, rezultă că avem nevoie de un numărător pe 27 biți, astfel încât să putem folosi bitul cel mai semnificativ (bitul 26) pentru generarea semnalului de ceas cu frecvența cea mai mică.
-'''Implementarea Verilog a circuitului'''
+'''Implementarea SystemVerilog a circuitului'''
 <syntaxhighlight lang="Verilog">
 module clock_generator(
-     input clock,
+     input logic clock,
-     input reset,
+     input logic reset,
-     output clkout1,
+     output logic clkout1,
-     output clkout2,
+     output logic clkout2,
-     output clkout4,
+     output logic clkout4,
-     output clkout8,
+     output logic clkout8,
 );
-reg [26:0] count;
+logic [26:0] count;
-always@(posedge clock) begin
+always_ff@(posedge clock) begin
      if(reset == 1)
          count <= 0;
@@ Linia 168: / Linia 168: @@
 <syntaxhighlight lang="Verilog">
 module ROM(
-     input [3:0] in,
+     input logic [3:0] in,
-     output reg [3:0] out
+     output logic [3:0] out
 );
-always @(in)
+always_comb
      case(in)
 : out = 4'b0000;

@@ Linia 85: / Linia 85: @@
 * ''clkout8'': semnal de ceas cu frecvența de 8 Hz.
-Dacă aplicăm formula '''''f<sub>bN</sub>'' = ''f<sub>clk</sub> / 2<sup>N+1</sup>''''' cunoscând că frecvența de ceas a FPGA-ului este de 125 MHz, vom obține:
+Dacă aplicăm formula '''''f<sub>bN</sub>'' = ''f<sub>clk</sub> / 2<sup>N+1</sup>''''' cunoscând că frecvența de ceas a FPGA-ului este de 100 MHz, vom obține:
 * ''clkout1'' poate fi obținut prin bitul 26 al unui numărător.
 * ''clkout2'' poate fi obținut prin bitul 25 al unui numărător.

@@ Linia 131: / Linia 131: @@
 ||'''Port''' || '''Conexiune'''
 |-  align="center"
-| clock || CLK_125MHz
+| clock || CLK_100MHz
 |-  align="center"
 | reset || Button 0

← Versiunea anterioară		Versiunea de la data 3 mai 2022 10:01
Linia 121:		Linia 121:

	</syntaxhighlight>		</syntaxhighlight>
		+
		+	'''Observație:''' Cerința ca reset să fie activ în 1 este impusă de logica în care lucrează butoanele FPGA-ului.

	'''Implementarea circuitului pe FPGA'''		'''Implementarea circuitului pe FPGA'''

@@ Linia 21: / Linia 21: @@
 == Exemple==
-===Exemplul 1: Implementarea unui num[r[tor cu reset sincron===
+===Exemplul 1: Implementarea unui numărător cu reset sincron===
 În acest exemplu vom realiza implementarea numărătorului cu reset sincron prezentat în figura din secțiunea de introducere teoretică. În plus, vom folosi parametrul WIDTH pentru a controla dimensiunea acestuia.

← Versiunea anterioară		Versiunea de la data 31 martie 2022 07:26
Linia 193:		Linia 193:
	endmodule		endmodule
	</syntaxhighlight>		</syntaxhighlight>
		+
		+	Realizați un modul de test în care să scrieți memoria RAM cu date, astfel încât să se realizeze citirea memoriei ROM în ordine, la fiecare ciclu de ceas (adresa 0 -> adresa 1 -> ... -> adresa 15 -> adresa 0 -> ...)