Circuite Integrate Digitale (laborator) - Revizia istoricului

Lpetrica: /* Tutoriale și documentații */

2018-05-27T09:31:24Z

Tutoriale și documentații

Mdascalu: /* Tutoriale și documentații */

2018-03-05T13:33:34Z

Tutoriale și documentații

Mdascalu: /* Tutoriale și documentații */

2018-03-05T13:32:45Z

Tutoriale și documentații

Lpetrica: /* Tutoriale și documentații */

2017-03-09T14:23:31Z

Tutoriale și documentații

Lpetrica la 2 martie 2017 20:15

2017-03-02T20:15:48Z

Lpetrica la 21 februarie 2017 13:28

2017-02-21T13:28:33Z

Lpetrica la 21 februarie 2017 13:22

2017-02-21T13:22:55Z

Mdascalu: /* Tutoriale și documentații */

2017-02-14T13:10:20Z

Tutoriale și documentații

Lpetrica la 31 mai 2016 15:15

2016-05-31T15:15:22Z

Rhobincu: /* Colocviu de laborator */

2016-05-25T21:21:05Z

Colocviu de laborator

@@ Linia 6: / Linia 6: @@
 # [[Introducere. Verilog HDL]] (Sintaxa [[Verilog]])
-# [[Introducere în sinteza pe FPGA. Xilinx ISE]], [[Tutorial Xilinx ISE (14.7)]], [[Tutorial Quartus II]], [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1], [http://wiki.dcae.pub.ro/images/3/37/Pin_Assignments_Cyclone_V_.pdf Conectarea pinilor pe placa DE1-SoC]
+# [[Introducere în sinteza pe FPGA. Xilinx ISE]], [[Tutorial Xilinx ISE (14.7)]], [[Tutorial Quartus II]], [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1], [http://wiki.dcae.pub.ro/images/3/37/Pin_Assignments_Cyclone_V_.pdf Conectarea pinilor pe placa DE1-SoC] [http://wiki.dcae.pub.ro/index.php/Fi%C8%99ier:Asciifull.gif Tabela ASCII]
 # [[Memorii ROM]]. [[Dispozitiv de IO: Afișajul cu 7 segmente]]. [[Circuite secvențiale]]. [[Numărătorul]].
 # [[Memorii RAM]]. [[Circuitul de debounce]].

@@ Linia 6: / Linia 6: @@
 # [[Introducere. Verilog HDL]] (Sintaxa [[Verilog]])
-# [[Introducere în sinteza pe FPGA. Xilinx ISE]], [[Tutorial Xilinx ISE (14.7)]], [[Tutorial Quartus II]], [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1], [http://wiki.dcae.pub.ro/index.php/Fișier:Pin_Assignments_Cyclone_V_.pdf Conectarea pinilor pe placa DE1-SoC]
+# [[Introducere în sinteza pe FPGA. Xilinx ISE]], [[Tutorial Xilinx ISE (14.7)]], [[Tutorial Quartus II]], [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1], [http://wiki.dcae.pub.ro/images/3/37/Pin_Assignments_Cyclone_V_.pdf Conectarea pinilor pe placa DE1-SoC]
 # [[Memorii ROM]]. [[Dispozitiv de IO: Afișajul cu 7 segmente]]. [[Circuite secvențiale]]. [[Numărătorul]].
 # [[Memorii RAM]]. [[Circuitul de debounce]].

@@ Linia 6: / Linia 6: @@
 # [[Introducere. Verilog HDL]] (Sintaxa [[Verilog]])
-# [[Introducere în sinteza pe FPGA. Xilinx ISE]], [[Tutorial Xilinx ISE (14.7)]], [[Tutorial Quartus II]], [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
+# [[Introducere în sinteza pe FPGA. Xilinx ISE]], [[Tutorial Xilinx ISE (14.7)]], [[Tutorial Quartus II]], [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1], [http://wiki.dcae.pub.ro/index.php/Fișier:Pin_Assignments_Cyclone_V_.pdf Conectarea pinilor pe placa DE1-SoC]
 # [[Memorii ROM]]. [[Dispozitiv de IO: Afișajul cu 7 segmente]]. [[Circuite secvențiale]]. [[Numărătorul]].
 # [[Memorii RAM]]. [[Circuitul de debounce]].

@@ Linia 6: / Linia 6: @@
 # [[Introducere. Verilog HDL]] (Sintaxa [[Verilog]])
-# [[Introducere în sinteza pe FPGA. Xilinx ISE]], [[Tutorial Xilinx ISE (14.7)]], [[Tutorial Quartus II]]
+# [[Introducere în sinteza pe FPGA. Xilinx ISE]], [[Tutorial Xilinx ISE (14.7)]], [[Tutorial Quartus II]], [http://wiki.dcae.pub.ro/images/f/fc/Pinii_la_care_sunt_conectati_dispozitivele_I-O_pe_placa_experimentala_DE1.pdf Lista pinilor plăcii DE1]
 # [[Memorii ROM]]. [[Dispozitiv de IO: Afișajul cu 7 segmente]]. [[Circuite secvențiale]]. [[Numărătorul]].
 # [[Memorii RAM]]. [[Circuitul de debounce]].

@@ Linia 57: / Linia 57: @@
 == Evaluare pe parcurs ==
-Catalogul laboratorului de CID va fi publicat aici.
+Catalogul laboratorului de CID poate fi găsit [https://docs.google.com/spreadsheets/d/1Vw8MRv7Amu-FUeQRvJCbdGJLjSAe2UbEiSzEDHPrI4Y/edit?usp=sharing aici]
 == Colocviu de laborator ==

@@ Linia 23: / Linia 23: @@
 # [[CID Lab Lucrarea 6]]
 -->
 == Regulament de desfășurare a laboratorului ==
@@ Linia 89: / Linia 54: @@
 ** În cazul în care studentul pune o întrebare care arată faptul că nu a citit platforma, va fi ghidat către platforma de laborator respectivă şi invitat politicos să citească respectivul paragraf.
 ** Va incepe orele la momentul programat, cu punctualitate maximă.
 == Link-uri externe ==
 # https://www.youtube.com/watch?v=lNuPy-r1GuQ - logica binară explicată cu piese de domino

@@ Linia 25: / Linia 25: @@
 == Evaluare ==
+<!--
 Catalogul laboratorului de CID este accesibil [https://drive.google.com/open?id=1wCFsey5iu4wvK22Sm1bV-a4-w106IQuRiRFSldY0BUQ aici]
+-->
 == Colocviu de laborator ==
@@ Linia 73: / Linia 73: @@
 ** Colocviul constă în implementarea unui circuit digital, descris în Verilog, folosind cunoștințele acumulate în timpul lucrărilor de laborator.
 ** Pentru promovare este necesară obținerea a cel puțin 25/50 de puncte la colocviul de laborator.
-* Nepromovarea laboratorului duce automat la repetarea lui într-unul din anii următori. La această disciplină nu există examen de restanţă!
+** Colocviul poate fi repetat în sesiunea de restanțe în caz de nepromovare.
 * În afară de prima platforma, studentul are obligaţia să citească platforma înaintea orei de laborator. În prima parte a laboratorului, este indicat să pună întrebări pentru a lămuri lucrurile pe care nu le-a înţeles după citirea platformei.
 * La plecarea din sala de laborator nu închideţi staţiile de lucru.

← Versiunea anterioară		Versiunea de la data 31 mai 2016 15:15
Linia 52:		Linia 52:

	<div class="regula"><span style="color: red; font-weight: bold">Atenție:</span> În ziua de sâmbătă 28 mai, ora 14:00, va avea loc o sesiune de colocvii specială pentru studenții de la diferență care nu au găsit loc în timpul săptămânilor de pre-sesiune.</div>		<div class="regula"><span style="color: red; font-weight: bold">Atenție:</span> În ziua de sâmbătă 28 mai, ora 14:00, va avea loc o sesiune de colocvii specială pentru studenții de la diferență care nu au găsit loc în timpul săptămânilor de pre-sesiune.</div>
		+
		+	== Reevaluare Colocviu ==
		+
		+	In datele de 1, 2, 3 iunie, intre orele 12 - 14, in sala A415, se pot solicita reevaluari ale lucrarilor de colocviu, daca au fost trimise in prealabil sursele prin email la adresa cid_lab_homework@dcae.pub.ro. Reevaluarea va fi realizata de un alt cadru didactic decat cel care a realizat corectura initiala, dar folosind aceeasi grila de punctaj. Nota obtinuta in urma re-corectarii este finala, indiferent daca este mai mica sau mai mare decat cea obtinuta initial.
		+
		+	Datorita timpului limitat al cadrelor didactice, va rugam sa solicitati reevaluarea doar din motive intemeiate.

	== Regulament de desfășurare a laboratorului ==		== Regulament de desfășurare a laboratorului ==

@@ Linia 51: / Linia 51: @@
 Subiectele se vor rezolva deci în 50 de minute.
-<div class="regula"><span style="color: red; font-weight: bold">Atenție:</span> În ziua de sâmbătă 28 mai, ora 12:00, va avea loc o sesiune de colocvii specială pentru studenții de la diferență care nu au găsit loc în timpul săptămânilor de pre-sesiune.</div>
+<div class="regula"><span style="color: red; font-weight: bold">Atenție:</span> În ziua de sâmbătă 28 mai, ora 14:00, va avea loc o sesiune de colocvii specială pentru studenții de la diferență care nu au găsit loc în timpul săptămânilor de pre-sesiune.</div>
 == Regulament de desfășurare a laboratorului ==