Circuite integrate digitale (seminar) - Revizia istoricului

Cbira la 27 aprilie 2018 19:39

2018-04-27T19:39:48Z

2018-04-05T08:16:36Z

2018-04-05T08:16:28Z

2017-02-19T16:35:39Z

2017-02-19T16:32:01Z

2015-04-24T05:12:24Z

2014-04-27T21:05:54Z

2014-04-14T08:49:25Z

2014-03-30T18:06:11Z

2014-03-16T12:59:32Z

@@ Linia 3: / Linia 3: @@
 * [[CID Seminar 1]] - Introducere în Verilog (variabile, blocuri, module de test, module funcționale și instanțiere)
 * [[CID Seminar 2]] - Instrucţiuni condiţionate, folosirea instrucţiunii ''always'' pentru definirea circuitelor combinaţionale
-* [[CID Seminar 3]] [[CID_Seminar_EN]] - Circuite secvențiale (semnalul de ceas, procese ''always'' și ''initial'' vs. ''assign'', bistabil D)
+* [[CID Seminar 3]] - Circuite secvențiale (semnalul de ceas, procese ''always'' și ''initial'' vs. ''assign'', bistabil D)
 * [[CID Seminar 4]] - Numărătoare şi circuite cu numărătoare
 * [[CID Seminar 5]] - Descrierea memoriilor în Verilog

@@ Linia 3: / Linia 3: @@
 * [[CID Seminar 1]] - Introducere în Verilog (variabile, blocuri, module de test, module funcționale și instanțiere)
 * [[CID Seminar 2]] - Instrucţiuni condiţionate, folosirea instrucţiunii ''always'' pentru definirea circuitelor combinaţionale
-* [[CID Seminar 3]][[CID_Seminar_EN]] - Circuite secvențiale (semnalul de ceas, procese ''always'' și ''initial'' vs. ''assign'', bistabil D)
+* [[CID Seminar 3]] [[CID_Seminar_EN]] - Circuite secvențiale (semnalul de ceas, procese ''always'' și ''initial'' vs. ''assign'', bistabil D)
 * [[CID Seminar 4]] - Numărătoare şi circuite cu numărătoare
 * [[CID Seminar 5]] - Descrierea memoriilor în Verilog

@@ Linia 3: / Linia 3: @@
 * [[CID Seminar 1]] - Introducere în Verilog (variabile, blocuri, module de test, module funcționale și instanțiere)
 * [[CID Seminar 2]] - Instrucţiuni condiţionate, folosirea instrucţiunii ''always'' pentru definirea circuitelor combinaţionale
-* [[CID Seminar 3]] - Circuite secvențiale (semnalul de ceas, procese ''always'' și ''initial'' vs. ''assign'', bistabil D)
+* [[CID Seminar 3]][[CID_Seminar_EN]] - Circuite secvențiale (semnalul de ceas, procese ''always'' și ''initial'' vs. ''assign'', bistabil D)
 * [[CID Seminar 4]] - Numărătoare şi circuite cu numărătoare
 * [[CID Seminar 5]] - Descrierea memoriilor în Verilog

← Versiunea anterioară		Versiunea de la data 19 februarie 2017 16:35
Linia 7:		Linia 7:
	* [[CID Seminar 5]] - Descrierea memoriilor în Verilog		* [[CID Seminar 5]] - Descrierea memoriilor în Verilog
	* [[CID Seminar 6]] - Automate finite		* [[CID Seminar 6]] - Automate finite
		+
		+
		+	Puteți dowloada programele folosite de pe site-ul Altera:
		+	https://dl.altera.com/13.0sp1/?edition=web

← Versiunea anterioară		Versiunea de la data 19 februarie 2017 16:32
Linia 1:		Linia 1:
−	Plecând de la noțiunile prezentate la curs, seminarul de Circuite Integrate Digitale introduce noțiunea de limbaj de descriere hardware (HDL) și are rolul de a familiariza studentul cu limbajul Verilog, precum și cu programe de simulare a circuitelor digitale (~~Xilinx iSim~~ sau ModelSim).	+	Plecând de la noțiunile prezentate la curs, seminarul de Circuite Integrate Digitale introduce noțiunea de limbaj de descriere hardware (HDL) și are rolul de a familiariza studentul cu limbajul Verilog, precum și cu programe de sinteză și simulare a circuitelor digitale (QuartusII sau ModelSim).

	* [[CID Seminar 1]] - Introducere în Verilog (variabile, blocuri, module de test, module funcționale și instanțiere)		* [[CID Seminar 1]] - Introducere în Verilog (variabile, blocuri, module de test, module funcționale și instanțiere)

@@ Linia 6: / Linia 6: @@
 * [[CID Seminar 4]] - Descrierea memoriilor în Verilog
 * [[CID Seminar 5]] - Numărătoare şi circuite cu numărătoare
-* [[CID Seminar 6]]
+* [[CID Seminar 6]] - Automate finite