Circuite secvențiale - Revizia istoricului

Rhobincu: /* Reset pentru circuitele secvențiale */

2014-04-01T05:59:19Z

Reset pentru circuitele secvențiale

2012-04-22T15:42:57Z

Reset pentru circuitele secvențiale

2012-03-12T12:49:12Z

Reset pentru circuitele secvențiale

2012-03-12T12:48:00Z

Circuite de memorare. Registrul

2012-03-12T12:36:32Z

Reset pentru circuitele secvențiale

2012-03-10T20:03:17Z

Reset pentru circuitele secvențiale

2012-03-10T20:03:08Z

Circuite de memorare. Registrul

2012-03-10T20:02:33Z

Reset pentru circuitele secvențiale

2012-03-10T19:53:44Z

Circuite de memorare. Registrul

2012-03-10T19:49:54Z

Circuite de memorare. Registrul

@@ Linia 53: / Linia 53: @@
 always@(posedge clock) begin
      if(reset) begin
-         out <= 3'b0;
+         out <= 4'b0;
      end else begin
          out <= in;

← Versiunea anterioară		Versiunea de la data 22 aprilie 2012 15:42
Linia 61:		Linia 61:
	endmodule		endmodule
	</syntaxhighlight>		</syntaxhighlight>
		+
		+	Acest tip de reset se numește reset sincron, pentru ca el este evaluat doar pe frontul de ceas (sincron cu ceasul). Există și cazuri în care resetul este asincron, iar atunci frontul activ al semnalului de reset trebuie să apară în lista de sensitivități a blocului '''always'''.

@@ Linia 41: / Linia 41: @@
 == Reset pentru circuitele secvențiale ==
-Există situații în care registrele trebuie resetate, adică încărcate cu o valoare implicită. Acest proces de reset este de obicei utilizat când circuitul de blochează, dintr-un motiv sau altul, sau când se dorește repornirea acestuia dint-o stare inițială. Circuitelor pentru care este necesar să fie posibilă resetarea, li se adaugă un semnal de reset. Descrierea în Verilog a unui registru pe 4 biți cu semnal de reset care doar propagă intrarea la ieșire este următorea:
+Există situații în care registrele trebuie resetate, adică încărcate cu o valoare implicită. Acest proces de reset este de obicei utilizat când circuitul de blochează, dintr-un motiv sau altul, sau când se dorește repornirea acestuia dint-o stare inițială. Circuitelor pentru care este necesar să fie posibilă resetarea, li se adaugă un semnal de reset. Descrierea în Verilog a unui registru pe 4 biți cu semnal de reset, care doar se încară cu o valoarea de pe intrare, este următoarea:
 <syntaxhighlight lang="verilog">

@@ Linia 23: / Linia 23: @@
 [[Fișier:seq3.png|thumb|Simulare a unui registru pe 4 biți]]
-Aceasta este implementarea în Verilog a unui registru pe 4 biți care nu face decât să propage intrarea la ieșire și nimic mai mult, iar în imagine puteți vedea o simulare Modelsim care arată că ieșirea nu se schimbă decât pe frontul pozitiv de ceas care urmează schimbării intrării:
+Aceasta este implementarea în Verilog a unui registru pe 4 biți care nu face decât să încarce registrul cu valoarea de intrare, iar în imagine puteți vedea o simulare Modelsim care arată că ieșirea nu se schimbă decât pe frontul pozitiv de ceas care urmează schimbării intrării:
 <syntaxhighlight lang="verilog">

@@ Linia 45: / Linia 45: @@
 <syntaxhighlight lang="verilog">
 module Register(
-     output reg [3:0] out
+     output reg [3:0] out,
      input [3:0] in,
      input clock,

← Versiunea anterioară		Versiunea de la data 10 martie 2012 20:02
Linia 40:		Linia 40:

	== Reset pentru circuitele secvențiale ==		== Reset pentru circuitele secvențiale ==
		+
		+	Există situații în care registrele trebuie resetate, adică încărcate cu o valoare implicită. Acest proces de reset este de obicei utilizat când circuitul de blochează, dintr-un motiv sau altul, sau când se dorește repornirea acestuia dint-o stare inițială. Circuitelor pentru care este necesar să fie posibilă resetarea, li se adaugă un semnal de reset. Descrierea în Verilog a unui registru pe 4 biți cu semnal de reset care doar propagă intrarea la ieșire este următorea:
		+
		+	<syntaxhighlight lang="verilog">
		+	module Register(
		+	output reg [3:0] out
		+	input [3:0] in,
		+	input clock,
		+	input reset
		+	);
		+
		+	always@(posedge clock) begin
		+	if(reset) begin
		+	out <= 3'b0;
		+	end else begin
		+	out <= in;
		+	end
		+	end
		+
		+	endmodule
		+	</suntaxhighlight>

← Versiunea anterioară		Versiunea de la data 10 martie 2012 19:53
Linia 38:		Linia 38:
	endmodule		endmodule
	</syntaxhighlight>		</syntaxhighlight>
		+
		+	== Reset pentru circuitele secvențiale ==