Introducere. SystemVerilog HDL - Revizia istoricului

Gvpopescu: /* Verilog si SystemVerilog HDL */

2025-02-20T09:54:36Z

Verilog si SystemVerilog HDL

Gvpopescu: /* Verilog si SystemVerilog HDL */

2025-02-20T09:53:13Z

Verilog si SystemVerilog HDL

Gvpopescu: /* Verilog si SystemVerilog HDL */

2025-02-20T09:52:46Z

Verilog si SystemVerilog HDL

Mihai.antonescu: Mihai.antonescu a redenumit pagina Introducere. Verilog HDL în Introducere. SystemVerilog HDL

2024-10-22T11:04:13Z

Mihai.antonescu a redenumit pagina Introducere. Verilog HDL în Introducere. SystemVerilog HDL

Mihai.antonescu la 22 octombrie 2024 10:30

2024-10-22T10:30:42Z

Lpetrica: /* Tutorial ModelSim */

2015-02-22T09:18:03Z

Tutorial ModelSim

Lpetrica: a redenumit Introducere. Verilog HDL și ModelSim în Introducere. Verilog HDL

2015-02-22T09:15:43Z

a redenumit Introducere. Verilog HDL și ModelSim în Introducere. Verilog HDL

Lpetrica la 16 februarie 2014 19:35

2014-02-16T19:35:39Z

Rhobincu: /* Sistemul de numerație binar */

2013-02-22T08:39:28Z

Sistemul de numerație binar

Rhobincu: /* Circuite */

2012-02-13T12:03:58Z

Circuite

← Versiunea anterioară		Versiunea de la data 20 februarie 2025 09:54
Linia 228:		Linia 228:
	SystemVerilog este o completare la standardul de bază Verilog și aduce multe imbunătățiri în direcția verificării circuitelor, cum ar fi conceptele de programare orientată pe obiecte. Pe langă acestea, apar și câteva imbunătățiri menite să ajute procesul de proiectare, cum ar fi o diferența mai clară și mai usor de urmărit dintre circuitele combinaționale și secvențiale.		SystemVerilog este o completare la standardul de bază Verilog și aduce multe imbunătățiri în direcția verificării circuitelor, cum ar fi conceptele de programare orientată pe obiecte. Pe langă acestea, apar și câteva imbunătățiri menite să ajute procesul de proiectare, cum ar fi o diferența mai clară și mai usor de urmărit dintre circuitele combinaționale și secvențiale.

−	Înainte de a începe lucrul cu uneltele software de simulare și sinteză, parcurgeți tutorial-ul care explică sintaxa [[~~Verilog~~]].	+	Înainte de a începe lucrul cu uneltele software de simulare și sinteză, parcurgeți tutorial-ul care explică sintaxa [[SystemVerilog]].

@@ Linia 226: / Linia 226: @@
 Există două limbaje foarte cunoscute de descriere hardware: [http://en.wikipedia.org/wiki/Verilog Verilog] și [http://en.wikipedia.org/wiki/VHDL VHDL]. În continuarea acestui laborator de Circuite Integrate Digitale, vom folosi pentru descriere circuitelor, limbajul Verilog. Sintaxa acestuia este simplă și este parțial moștenită din C. Totuși, este foarte important de reținut că Verilog nu este un limbaj de programare. El nu se „execută” secvențial de către un procesor, ci se sintetizeaza într-un circuit sau se simulează. Prin urmare utilizatorii de Verilog trebuie să se dezobișnuiască să gândească secvențial ca și cum fiecare linie de cod se execută după cea precedentă, si mai degrabă trebuie să-și imagineze cum funcționează circuitul pe care codul respectiv îl descrie. Astfel, diferența cea mai interesantă față de un limbaj de programare, este că ordinea blocurilor de cod dintr-un modul nu contează.
-SystemVerilog este o completare la standardul de bază Verilog și aduce multe imbunătățiri în direcția verificării circuitelor, cum ar fi conceptele de programare orientată pe obiecte. Pe langă acestea, apar și câteva imbunătățiri menite să ajute procesul de proiectare, cum ar fi o diferența mai clară și mai usor de urmărit între circuitele combinaționale și secvențiale.
+SystemVerilog este o completare la standardul de bază Verilog și aduce multe imbunătățiri în direcția verificării circuitelor, cum ar fi conceptele de programare orientată pe obiecte. Pe langă acestea, apar și câteva imbunătățiri menite să ajute procesul de proiectare, cum ar fi o diferența mai clară și mai usor de urmărit dintre circuitele combinaționale și secvențiale.
 Înainte de a începe lucrul cu uneltele software de simulare și sinteză, parcurgeți tutorial-ul care explică sintaxa [[Verilog]].

@@ Linia 226: / Linia 226: @@
 Există două limbaje foarte cunoscute de descriere hardware: [http://en.wikipedia.org/wiki/Verilog Verilog] și [http://en.wikipedia.org/wiki/VHDL VHDL]. În continuarea acestui laborator de Circuite Integrate Digitale, vom folosi pentru descriere circuitelor, limbajul Verilog. Sintaxa acestuia este simplă și este parțial moștenită din C. Totuși, este foarte important de reținut că Verilog nu este un limbaj de programare. El nu se „execută” secvențial de către un procesor, ci se sintetizeaza într-un circuit sau se simulează. Prin urmare utilizatorii de Verilog trebuie să se dezobișnuiască să gândească secvențial ca și cum fiecare linie de cod se execută după cea precedentă, si mai degrabă trebuie să-și imagineze cum funcționează circuitul pe care codul respectiv îl descrie. Astfel, diferența cea mai interesantă față de un limbaj de programare, este că ordinea blocurilor de cod dintr-un modul nu contează.
-SystemVerilog este o completare la standardul de baza Verilog si aduce multe imbunatatiri in directia verificarii circuitelor, cum ar fi conceptele de programare orientata pe obiecte. Pe langa acestea, apar si cateva imbunatatiri menite sa ajute procesul de proeictare, cum ar fi o diferenta mai clara si mai usor de urmarit intre circuitele combinationale si secventiale.
+SystemVerilog este o completare la standardul de bază Verilog și aduce multe imbunătățiri în direcția verificării circuitelor, cum ar fi conceptele de programare orientată pe obiecte. Pe langă acestea, apar și câteva imbunătățiri menite să ajute procesul de proiectare, cum ar fi o diferența mai clară și mai usor de urmărit între circuitele combinaționale și secvențiale.
-Înainte de a începe lucrul cu uneletele software de simulare și sinteză, parcurgeți tutorial-ul care explică sintaxa [[Verilog]].
+Înainte de a începe lucrul cu uneltele software de simulare și sinteză, parcurgeți tutorial-ul care explică sintaxa [[Verilog]].

@@ Linia 220: / Linia 220: @@
 Ca și la reprezentarea simbolică a amplificatoarelor operaționale, se observă că nici porțile logice nu au reprezentate porturile de alimentare (Vdd și Vss), vizibile pe schema inversorului CMOS. Acestea se consideră implicit conectate la sursa de alimentare, respectiv la masă.
-== Verilog HDL ==
+== Verilog si SystemVerilog HDL ==
 La ora actuală, un circuit digital poate ajunge până la 1 miliard de porți. Asta implică faptul că avem nevoie de unelte care să permită automatizarea procesului de design. Acest lucru se poate face folosind limbaje de descriere hardware ([http://en.wikipedia.org/wiki/Hardware_description_language Hardware Description Languages]). Aceste limbaje sunt special concepute pentru a putea descrie un circuit digital, ori din punct de vedere al comportamentului, ori din punct de vedere al structurii. În mod evident, o descriere comportamentală a unui circuit va fi mai succintă, dar nu va oferi informații despre structura dorită (la nivel de poartă), în timp ce o descriere structurală va fi mai exactă din punct de vedere al componentelor circuitului, dar mai lungă și poate mai dificil de înțeles.
 Există două limbaje foarte cunoscute de descriere hardware: [http://en.wikipedia.org/wiki/Verilog Verilog] și [http://en.wikipedia.org/wiki/VHDL VHDL]. În continuarea acestui laborator de Circuite Integrate Digitale, vom folosi pentru descriere circuitelor, limbajul Verilog. Sintaxa acestuia este simplă și este parțial moștenită din C. Totuși, este foarte important de reținut că Verilog nu este un limbaj de programare. El nu se „execută” secvențial de către un procesor, ci se sintetizeaza într-un circuit sau se simulează. Prin urmare utilizatorii de Verilog trebuie să se dezobișnuiască să gândească secvențial ca și cum fiecare linie de cod se execută după cea precedentă, si mai degrabă trebuie să-și imagineze cum funcționează circuitul pe care codul respectiv îl descrie. Astfel, diferența cea mai interesantă față de un limbaj de programare, este că ordinea blocurilor de cod dintr-un modul nu contează.
 Înainte de a începe lucrul cu uneletele software de simulare și sinteză, parcurgeți tutorial-ul care explică sintaxa [[Verilog]].

← Versiunea anterioară		Versiunea de la data 22 februarie 2015 09:18
Linia 227:		Linia 227:

	Înainte de a începe lucrul cu uneletele software de simulare și sinteză, parcurgeți tutorial-ul care explică sintaxa [[Verilog]].		Înainte de a începe lucrul cu uneletele software de simulare și sinteză, parcurgeți tutorial-ul care explică sintaxa [[Verilog]].
−
−	~~== Tutorial ModelSim ==~~
−
−	[[ModelSim]] este unul din tool-urile preferate de simulare ale inginerilor din industrie. Alte variante sunt [http://www.xilinx.com/tools/isim.htm Xilinx iSim] sau [http://www.synopsys.com/tools/verification/functionalverification/pages/vcs.aspx Synopsys VCS]. În acest laborator vom lucra cu ModelSim deși flow-ul de simulare este identic pentru orice orice alt tool. Înainte de a folosi acest software, asigurați-vă că ați citit și înteles partea din tutorial-ul [[Verilog]] care se referă la module de test. Puteți apoi parcurge pașii de simulare pentru familiarizarea cu tool-ul, prezentați în [[ModelSim\|tutorial-ul ModelSim]].

← Versiunea anterioară	Versiunea de la data 22 octombrie 2024 11:04
(Nicio diferență)

← Versiunea anterioară		Versiunea de la data 16 februarie 2014 19:35
Linia 231:		Linia 231:

	[[ModelSim]] este unul din tool-urile preferate de simulare ale inginerilor din industrie. Alte variante sunt [http://www.xilinx.com/tools/isim.htm Xilinx iSim] sau [http://www.synopsys.com/tools/verification/functionalverification/pages/vcs.aspx Synopsys VCS]. În acest laborator vom lucra cu ModelSim deși flow-ul de simulare este identic pentru orice orice alt tool. Înainte de a folosi acest software, asigurați-vă că ați citit și înteles partea din tutorial-ul [[Verilog]] care se referă la module de test. Puteți apoi parcurge pașii de simulare pentru familiarizarea cu tool-ul, prezentați în [[ModelSim\|tutorial-ul ModelSim]].		[[ModelSim]] este unul din tool-urile preferate de simulare ale inginerilor din industrie. Alte variante sunt [http://www.xilinx.com/tools/isim.htm Xilinx iSim] sau [http://www.synopsys.com/tools/verification/functionalverification/pages/vcs.aspx Synopsys VCS]. În acest laborator vom lucra cu ModelSim deși flow-ul de simulare este identic pentru orice orice alt tool. Înainte de a folosi acest software, asigurați-vă că ați citit și înteles partea din tutorial-ul [[Verilog]] care se referă la module de test. Puteți apoi parcurge pașii de simulare pentru familiarizarea cu tool-ul, prezentați în [[ModelSim\|tutorial-ul ModelSim]].
−
−	~~== Resurse externe ==~~
−	~~[http://www.circuiteelectrice.ro/electronica-digitala/ http://www.circuiteelectrice.ro/electronica-digitala/]~~

@@ Linia 33: / Linia 33: @@
 Transformarea unui număr din baza zecimală în cea binară implică împărțirea repetată la 2 (numărul de simboluri ale bazei), unde deîmpărțitul la fiecare iterație este dat de câtul împărțirii anterioare. Operația se repetă cât timp câtul este diferit de 0. Numărul în baza binară este dat de secvența resturilor începând cu ultima împărțire și terminând cu prima.
-Avantajul sistemului binar este că numărul redus de simboluri face ca și numărul de operații posibile între două simboluri aleatoare să fie redus, prin urmare este ușor de imaginat o rezlizare fizică a unor circuite care să implementeze aceste operații. Dezavantajul este că pentru numere relativ mici, este nevoie de multe simboluri pentru reprezentare. Așadar, pentru flexibilitatea operației cu valori reprezentate cu multe simboluri, se utilizeaza baza de numerație hexazecimală, adică baza 16. După cum îi spune și numele, baza hexazecimală utilizează 16 simboluri: cifrele de la 0 la 9, și caracterele a, b, c, d, e și f. Utilizarea bazei 16 este avantajoasă datorită trecerii foarte ușoare între ea și baza 2. Astfel, la orice valoare reprezentată printr-o secvență de patru simboluri binare corespunde unul și numai un simbol hexazecimal.
+Avantajul sistemului binar este că numărul redus de simboluri face ca și numărul de operații posibile între două simboluri aleatoare să fie redus, prin urmare este ușor de imaginat o realizare fizică a unor circuite care să implementeze aceste operații. Dezavantajul este că pentru numere relativ mici, este nevoie de multe simboluri pentru reprezentare. Așadar, pentru flexibilitatea operației cu valori reprezentate cu multe simboluri, se utilizeaza baza de numerație hexazecimală, adică baza 16. După cum îi spune și numele, baza hexazecimală utilizează 16 simboluri: cifrele de la 0 la 9, și caracterele a, b, c, d, e și f. Utilizarea bazei 16 este avantajoasă datorită trecerii foarte ușoare între ea și baza 2. Astfel, la orice valoare reprezentată printr-o secvență de patru simboluri binare corespunde unul și numai un simbol hexazecimal.
 === Computație și control ===

@@ Linia 96: / Linia 96: @@
 {| class="wikitable"
-! Tip !! Simbol !! Formulă !! Tabel de adevăr !! Tip !! Simbol !! Formulă !! Tabel de adevăr
+! Tip !! Simbol !! Tabel de adevăr !! Tip !! Simbol !! Tabel de adevăr
 |-
 | '''AND'''
 | [[Image:and.png|AND symbol]]
+|
 {| class="wikitable" align=right
@@ Linia 118: / Linia 117: @@
 | '''OR'''
 | [[Image:or.png|OR symbol]]
+|
 {| class="wikitable" align=right
@@ Linia 137: / Linia 135: @@
 | '''NOT'''
 | [[Image:not.png|NOT symbol]]
+|
 {| class="wikitable" align=right
@@ Linia 151: / Linia 148: @@
 | '''NAND'''
 | [[Image:nand.png|NAND symbol]]
+|
 {| class="wikitable" align=right
@@ Linia 170: / Linia 166: @@
 | '''NOR'''
 | [[Image:nor.png|NOR symbol]]
+|
 {| class="wikitable" align=right
@@ Linia 188: / Linia 183: @@
 | '''XOR'''
 | [[Image:xor.png|XOR symbol]]
+|
 {| class="wikitable" align=right
@@ Linia 207: / Linia 201: @@
 | '''XNOR'''
 | [[Image:xnor.png|XNOR symbol]]
+|
 {| class="wikitable" align=right