Laboratorul 1 - Revizia istoricului

Gvpopescu: /* ALU */

2023-10-13T05:21:31Z

ALU

Zhascsi: /* REGS */

2022-10-04T19:56:07Z

REGS

Zhascsi: /* generarea secvenței de instrucțiuni */

2022-10-04T19:53:58Z

generarea secvenței de instrucțiuni

Zhascsi la 4 octombrie 2022 18:23

2022-10-04T18:23:53Z

Zhascsi la 25 octombrie 2021 09:28

2021-10-25T09:28:37Z

Zhascsi: /* validare RALU */

2019-10-11T11:04:09Z

validare RALU

Zhascsi: /* ALU */

2019-10-11T10:57:24Z

ALU

Zhascsi: /* generarea secvenței de instrucțiuni */

2019-10-09T11:02:06Z

generarea secvenței de instrucțiuni

Zhascsi: /* generarea semnalului de reset */

2019-10-04T09:29:42Z

generarea semnalului de reset

Zhascsi: /* initializarea valorilor in registre */

2019-09-27T09:23:31Z

initializarea valorilor in registre

@@ Linia 23: / Linia 23: @@
 {| class="wikitable" style="text-align: center;
 |+ Tabelul 1
-!opcode !! operație !! detalii
+! mnemonica !! operație !! opcode !! detalii
 |-
-| <code>ADD</code> || adunare  ||
+| <code>ADD</code> || adunare  || 4'b0001 ||
 |-
-| <code>SUB</code> || scădere  || operandul 2 se scade din operandul 1
+| <code>SUB</code> || scădere  || 4'b0010 || operandul 2 se scade din operandul 1
 |-
-| <code>AND</code> || ȘI logic || fiecare bit al rezultatului este ȘI logic între biții corespunzători ai operanzilor
+| <code>AND</code> || ȘI logic || 4'b0011 || fiecare bit al rezultatului este ȘI logic între biții corespunzători ai operanzilor
 |-
-| <code>OR</code> || SAU logic || fiecare bit al rezultatului este SAU logic între biții corespunzători ai operanzilor
+| <code>OR</code> || SAU logic || 4'b0100 || fiecare bit al rezultatului este SAU logic între biții corespunzători ai operanzilor
 |-
-| <code>XOR</code> || XOR logic || fiecare bit al rezultatului este SAU-EXCLUSIV logic între biții corespunzători ai operanzilor
+| <code>XOR</code> || XOR logic || 4'b0101 || fiecare bit al rezultatului este SAU-EXCLUSIV logic între biții corespunzători ai operanzilor
 |-
-| <code>CMP</code> || comparație  ||  Z și N se modifică conform tabelului 2
+| <code>CMP</code> || comparație  ||  4'b0111 || Z și N se modifică conform tabelului 2
 |-
-| <code>LOAD</code> || transfer||  operandul2 este transferat la ieșirea ALU
+| <code>LOAD</code> || transfer ||  4'b1001 || operandul2 este transferat la ieșirea ALU
 |-
-| <code>STORE</code> || transfer||  operandul2 este transferat la ieșirea ALU
+| <code>STORE</code> || transfer ||  4'b1010 || operandul2 este transferat la ieșirea ALU
 |}

@@ Linia 79: / Linia 79: @@
 // portul de scriere
 always @(posedge clk) begin
-     if(wen) registru[waddr] <= wdata; // scriere sincronă - pe ceas - a rezultatului în registrul destinație
+     if(wen) registru[waddr] <= wdata; // scriere sincronă - pe ceas - a valorii de la intrarea de date wdata în registrul destinație
 end

@@ Linia 123: / Linia 123: @@
 La fiecare ceas se setează valorile intrărilor '''opcode''', '''sursa1''', '''sursa2''', '''dest''' și '''wen''' cu valori care să corespundă instrucțiunii dorite.
 Pentru a ne asigura că toate semnalele se modifică numai după frontul activ al ceasului, vom aștepta de fiecare dată acest front folosind instrucțiunea <syntaxhighlight lang="Verilog" inline>@(posedge clk);</syntaxhighlight>
-Semnalul '''wen''' se setează la '''1''' sau la '''0''' după cum dorim ca rezultatul să se salveze sau nu în registrul destinație.
+Semnalul '''wen''' se setează la '''1''' sau la '''0''' după cum dorim ca '''wdata''' să se salveze sau nu în registrul destinație.
 Semnalul '''wen''' nu face parte din instrucțiune. În laboratorul 2 el va fi generat de unitatea de control a procesorului (UCP) în funcție de codul instrucțiunii. De exemplu instrucțiunea CMP nu modifică niciun registru ci doar biții indicatori, prin urmare '''wen''' va fi în permanență '''0''' pe durata procesării acestei instrucțiuni.

@@ Linia 10: / Linia 10: @@
 always @(*) begin
      case(opcode)
-'b0001: rezultat = operand1 + operand2;
+'b0001: result = operand1 + operand2;
-'b0010: rezultat = operand1 - operand2;
+'b0010: result = operand1 - operand2;
      // urmeaza implementarea altor operatii
      endcase

@@ Linia 64: / Linia 64: @@
 </syntaxhighlight>
-=== RALU ===
+=== REGS ===
-Unitatea aritmetico-logică împreună cu setul de registre formează RALU (Register and ALU). În funcție de arhitectură, registrele din setul de registre pot fi speciale sau de uz general. Procesorul implementat în acest laborator are un set de 16 registre de uz general. Fiecare registru poate fi sursa oricărui operand și poate fi destinație.
+Setul de registre are 16 registre de 8 biți. Fiecare registru poate fi sursa oricărui operand și poate fi destinație.
 Setul de registre poate avea porturi distincte pentru scriere și pentru citire, precum și porturi separate pentru fiecare operand citit.
-Implementarea aleasă pentru acest laborator are un set de registre cu trei porturi, un port pentru citirea primului operand ('''raddr1''', ['''rdata1'''), altul pentru citirea celui de al doilea operand ('''raddr2''', '''rdata2''') și un port pentru scriere ('''waddr''', '''wdata'''). Portul de scriere folosește un semnal de control, '''wen''', ce activează scrierea numai pentru anumite instrucțiuni.
+Implementarea aleasă pentru acest laborator are un set de registre cu trei porturi, un port pentru citirea primului operand ('''raddr1''', '''rdata1'''), altul pentru citirea celui de al doilea operand ('''raddr2''', '''rdata2''') și un port pentru scriere ('''waddr''', '''wdata'''). Portul de scriere folosește un semnal de control, '''wen''', ce activează scrierea numai pentru anumite instrucțiuni. Pentru accesul la un registru este nevoie de o adresă de 4 biți. Semnalele de adresă '''raddr1''', '''raddr2''' și '''waddr''' sunt de 4 biți. Datele sunt pe 8 biți, prin urmare registrele, ieșirile de date '''rdata1''' și '''rdata2''', dar și intrarea de date '''wdata''' sunt fiecare de câte 8 biți.
-[[Fișier: asc_lab1_ralu.png]]
+[[Fișier: asc_lab1_regs.png]]
-Setul de registre având 16 registre, pentru accesul la un registru este nevoie de o adresă de 4 biți. Semnalele de adresă '''raddr1''', '''raddr2''' și '''waddr''' sunt fiecare de 4 biți. Datele sunt pe 8 biți, prin urmare registrele și ieșirile de date '''rdata1''', '''rdata2''' și '''wdata''' sunt fiecare de câte 8 biți.
+Scrierea în setul de registre este secvențială, pe frontul semnalului de ceas de la intrarea '''clk''' (nereprezentată în figura de mai sus).
 <syntaxhighlight lang="Verilog">
@@ Linia 86: / Linia 86: @@
 // portul 2 de citire
                                    // <- completați codul
-</syntaxhighlight>
+[[Fișier: asc_lab1_ralu.png]]
 === validare RALU ===

@@ Linia 91: / Linia 91: @@
 === validare RALU ===
-Scrieti un module de testare ce instantiază setul de registre și ALU, generează ceasul și semnalul de reset și o secvență de instrucțiuni.
+Scrieti un modul de testare ce instanțiază setul de registre și ALU, generează ceasul, semnalul de reset și o secvență de instrucțiuni.
 ==== generarea ceasului ====

@@ Linia 126: / Linia 126: @@
      #26 // se așteaptă finalizarea resetului
      @(posedge clk);
-     opcode = 4'b0001; dest = 4'd7; sursa1 = 4'd6; sursa2 = 4'd5;  wen = 1'b1; // ADD R7 R6 R5 // R7 <- R6 + R5
+     opcode = 4'b0001; dest = 4'd7; sursa1 = 4'd6; sursa2 = 4'd5; wen = 1'b1; // ADD R7 R6 R5 // R7 <- R6 + R5
      @(posedge clk);
-     opcode = 4'b0010; dest = 4'd7; sursa1 = 4'd7; sursa2 = 4'd4;  wen = 1'b1; // SUB R7 R7 R4 // R7 <- R7 - R4
+     opcode = 4'b0010; dest = 4'd7; sursa1 = 4'd7; sursa2 = 4'd4; wen = 1'b1; // SUB R7 R7 R4 // R7 <- R7 - R4
      // alte instrucțiuni
 end

@@ Linia 108: / Linia 108: @@
      rst = 0;
      #13 rst = 1; // reset activ în 1 logic
-     #13 rst = 0;
+     #20 rst = 0;
 end
 </syntaxhighlight>

@@ Linia 157: / Linia 157: @@
      registru[0] = 13;
      registru[1] = 27;
-     // ....
+     . . . .
 end
 </syntaxhighlight>