Laboratorul 2 - Revizia istoricului

Zhascsi la 29 septembrie 2026 08:30

2026-09-29T08:30:05Z

Zhascsi: /* PC */

2026-09-29T08:24:24Z

Zhascsi: /* Activitatea 1 */

2021-10-24T22:27:25Z

Activitatea 1

Zhascsi la 24 octombrie 2021 22:25

2021-10-24T22:25:17Z

Zhascsi: /* Setul de instrucțiuni */

2021-10-24T16:25:53Z

Setul de instrucțiuni

Zhascsi: /* Setul de instrucțiuni */

2021-10-24T16:21:51Z

Setul de instrucțiuni

Gvpopescu la 21 octombrie 2021 07:08

2021-10-21T07:08:51Z

Zhascsi: /* ADDR */

2020-01-05T21:54:14Z

ADDR

Zhascsi: /* ADDR */

2019-10-18T09:10:49Z

ADDR

Zhascsi: /* PC */

2019-10-18T09:10:27Z

@@ Linia 75: / Linia 75: @@
 Registrul de adresare a memoriei pentru citirea datelor este un registru elementar ce poate fi doar încărcat:
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
-always @(posedge clk) begin
+always_ff @(posedge clk) begin
      if(rst)
          data_addr <= 0;
@@ Linia 92: / Linia 92: @@
 Instrucțiunea fiind pe 16 biți este nevoie de două accese succesive la memorie, la adrese consecutive, pentru a încărca fiecare byte al registrului instrucțiunii.
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
-always @(posedge clk) begin
+always_ff @(posedge clk) begin
      if(rst)
          instruction <= 0;
@@ Linia 125: / Linia 125: @@
 '''sel_mem_data''' selectează intrarea de date dinspre memorie, iar '''sel_instr_data''' selectează constanta. Dacă niciunul din cele două semnale de selecție nu este activ se selectează (implicit) rezultatul ALU:
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
-always @(*) begin
+always_comb begin
      if(sel_mem_data)
          common_data = data_in; // se selectează data dinspre memorie
@@ Linia 146: / Linia 146: @@
 === stările ===
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
 localparam FETCH1  = 3'd0;
 localparam FETCH2  = 3'd1;
@@ Linia 159: / Linia 159: @@
 === tranzițiile ===
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
-always @(posedge clk) begin
+always_ff @(posedge clk) begin
      if(rst) begin
          state <= FETCH1;
@@ Linia 204: / Linia 204: @@
 fiecare semnal de control fiind un anumit bit al acestuia:
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
-reg [9:0] control_vector;
+logic [9:0] control_vector;
 assign pc_incr        = control_vector[9];
@@ Linia 221: / Linia 221: @@
 Valorile biților de control sunt generate în fiecare stare corespunzător resurselor pe care procesorul le folosește sau le controlează în acea stare:
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
-always @(*) begin
+always_comb begin
      case(state)
          FETCH1:  control_vector = 10'b10_0010_1000; // PC <- PC + 1, IRH <- data_from_mem
@@ Linia 241: / Linia 241: @@
 Citirea are loc instantaneu, iar scrierea se execută sincron, la finalul ciclului de ceas de acces, dacă semnalul de scriere este activ. Memoria nu folosește semnalul de reset.
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
-reg [7:0] memory [0:255];
+logic [7:0] memory [0:255];
 // citire din memorie
 assign dout = memory[addr];
 // scriere in memorie
-always @(posedge clk) if(write) memory[addr] <= din;
+always_ff @(posedge clk)
 </syntaxhighlight>
@@ Linia 261: / Linia 262: @@
 === Initializare program ===
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
 initial begin
      {memory[00], memory[01]} = 16'b1000_0000_1111_1111; // LOADC R0 #255
@@ Linia 280: / Linia 281: @@
 === Initializare date ===
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
 initial begin
      memory[254] = 17;
@@ Linia 298: / Linia 299: @@
 Scrieți modulul de testare, în care instanțiați calculatorul descris mai sus și generați cele două semnale de intrare, '''clk''' și '''rst'''.
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
 module neumann_tb;
@@ Linia 326: / Linia 327: @@
 * În memoria de program instrucțiunile NOP și HALT ocupă câte o singură locație de memorie (un octet), spre deosebire de celelalte instrucțiuni, ce ocupă două locații (doi octeți). Inserați în programul din memorie două instrucțiuni NOP, rezultând următoarea secvență de instrucțiuni:
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
      LOADC R0 #255
      LOADC R1 #254

@@ Linia 56: / Linia 56: @@
 Contorul de program este folosit pentru citirea instrucțiunilor din memorie. Acesta poate fi incrementat sau încărcat cu valoarea de pe magistrala de date, dar numai la comanda UCP.
-<syntaxhighlight lang="Verilog">
+<syntaxhighlight lang="SystemVerilog">
-always @(posedge clk) begin
+always_ff @(posedge clk) begin
      if(rst)
          pc <= 0;

@@ Linia 324: / Linia 324: @@
 Pentru procesarea instrucțiunilor NOP și HALT este suficient codul instrucțiunii. Setul de instrucțiuni optimizat folosește doar 8 biți pentru instrucțiunile NOP și HALT, primii 4 biți reprezentând codul instrucțiunii. Modificați calculatorul astfel încât acesta să poată procesa setul de instrucțiuni astfel optimizat:
 * Unitatea de Control a procesorului are nevoie doar de starea FETCH1 pentru citirea instrucțiunilor NOP și HALT. După starea FETCH1 UCP trece în starea HALT pentru instrucțiunea omonimă, în aceeași stare FETCH1 pentru instrucțiunea NOP, respectiv în starea FETCH2 pentru orice altă instrucțiune.
-* În memoria de program instrucțiunile NOP și HALT ocupă câte o singură locație de memorie (un octet), spre deosebire de celelalte instrucțiuni, ce ocupă două locații (doi octeți).
+* În memoria de program instrucțiunile NOP și HALT ocupă câte o singură locație de memorie (un octet), spre deosebire de celelalte instrucțiuni, ce ocupă două locații (doi octeți). Inserați în programul din memorie două instrucțiuni NOP, rezultând următoarea secvență de instrucțiuni:
 <syntaxhighlight lang="Verilog">

← Versiunea anterioară		Versiunea de la data 24 octombrie 2021 22:25
Linia 317:		Linia 317:
	endmodule		endmodule
	</syntaxhighlight>		</syntaxhighlight>
		+
		+	== Activități suplimentare ==
		+
		+	=== Activitatea 1 ===
		+
		+	Pentru procesarea instrucțiunilor NOP și HALT este suficient codul instrucțiunii. Setul de instrucțiuni optimizat folosește doar 8 biți pentru instrucțiunile NOP și HALT, primii 4 biți reprezentând codul instrucțiunii. Modificați calculatorul astfel încât acesta să poată procesa setul de instrucțiuni astfel optimizat:
		+	* Unitatea de Control a procesorului are nevoie doar de starea FETCH1 pentru citirea instrucțiunilor NOP și HALT. După starea FETCH1 UCP trece în starea HALT pentru instrucțiunea omonimă, în aceeași stare FETCH1 pentru instrucțiunea NOP, respectiv în starea FETCH2 pentru orice altă instrucțiune.
		+	* În memoria de program instrucțiunile NOP și HALT ocupă câte o singură locație de memorie (un octet), spre deosebire de celelalte instrucțiuni, ce ocupă două locații (doi octeți).
		+	Inserați în programul din memorie două instrucțiuni NOP, rezultând următoarea secvență de instrucțiuni:
		+
		+	<syntaxhighlight lang="Verilog">
		+	LOADC R0 #255
		+	LOADC R1 #254
		+	LOADC R2 #253
		+	LOAD R4 R0
		+	LOAD R5 R1
		+	NOP
		+	ADD R6 R5 R4
		+	NOP
		+	STORE R2 R6
		+	HALT
		+	</syntaxhighlight>
		+
		+	Atenție la locațiile de memorie ale instrucțiunilor!

@@ Linia 36: / Linia 36: @@
 |}
-Toate instrucțiunile au 16 biți. Cei mai semnificativi 4 biți ai fiecărei instrucțiuni identifică unic instrucțiunea, valoarea acestui câmp fiind codul instrucțiunii (opcode). Ceilalți 12 biți au o semnificație ce depinde de tipul instrucțiunii, conform desenului de mai jos. Instrucțiunile SUB, AND, OR și XOR au același format ca instrucțiunea ADD, iar NOP are formatul identic cu al instrucțiunii HALT.
+Toate instrucțiunile au 16 biți. Cei mai semnificativi 4 biți ai fiecărei instrucțiuni identifică unic instrucțiunea, valoarea acestui câmp fiind codul instrucțiunii (opcode). Ceilalți 12 biți au o semnificație ce depinde de tipul instrucțiunii, conform desenului de mai jos. Instrucțiunile SUB, AND, OR și XOR au același format ca instrucțiunea ADD, CMP are același format cu STORE, iar NOP are formatul identic cu al instrucțiunii HALT.
 [[Fișier: instr_format.png]]

@@ Linia 35: / Linia 35: @@
 | <code>HALT</code> || <code>4'b1111</code> || <code> halt </code> ||
 |}
 == Procesorul ==

@@ Linia 11: / Linia 11: @@
 {| class="wikitable" style="text-align: center;
 |+ Tabelul 1
-!mnemonică!! detalii!!
+!mnemonică!! opcode!! detalii!!
 |-
-| <code>ADD</code> || <code> R[dest] <- R[sursa1] + R[sursa2] </code> ||
+| <code>NOP</code> || <code>4'b0000</code> || <code> No operation </code> ||
 |-
-| <code>SUB</code> || <code> R[dest] <- R[sursa1] - R[sursa2] </code> ||
+| <code>ADD</code> || <code>4'b0001</code> || <code> R[dest] <- R[sursa1] + R[sursa2] </code> ||
 |-
-| <code>AND</code> || <code> R[dest] <- R[sursa1] & R[sursa2] </code> ||
+| <code>SUB</code> || <code>4'b0010</code> || <code> R[dest] <- R[sursa1] - R[sursa2] </code> ||
 |-
-| <code>OR</code>  || <code> R[dest] <- R[sursa1] &#124; R[sursa2] </code> ||
+| <code>AND</code> || <code>4'b0011</code> || <code> R[dest] <- R[sursa1] & R[sursa2] </code> ||
 |-
-| <code>XOR</code> || <code> R[dest] <- R[sursa1] ^ R[sursa2] </code> ||
+| <code>OR</code>  || <code>4'b0100</code> || <code> R[dest] <- R[sursa1] &#124; R[sursa2] </code> ||
 |-
-| <code>CMP</code> || <code> Z <- R[sursa1] == R[sursa2], N <- R[sursa1] >= R[sursa2] </code> ||
+| <code>XOR</code> || <code>4'b0101</code> || <code> R[dest] <- R[sursa1] ^ R[sursa2] </code> ||
 |-
-| <code>LOADC</code> || <code> R[dest] <- instr_data </code> ||
+| <code>CMP</code> || <code>4'b0111</code> || <code> Z <- R[sursa1] == R[sursa2], N <- R[sursa1] >= R[sursa2] </code> ||
 |-
-| <code>LOAD</code> || <code> R[dest] <- memorie[R[sursa1]] </code> ||
+| <code>LOADC</code> || <code>4'b1000</code> || <code> R[dest] <- instr_data </code> ||
 |-
-| <code>STORE</code> || <code> memorie[R[sursa1]] <- R[sursa2] </code> ||
+| <code>STORE</code> || <code>4'b1010</code> || <code> memorie[R[sursa1]] <- R[sursa2] </code> ||
 |-
-| <code>HALT</code> || <code> halt </code> ||
+| <code>HALT</code> || <code>4'b1111</code> || <code> halt </code> ||
 |}

@@ Linia 77: / Linia 77: @@
              data_addr <= common_data;
          else
-           data_addr <= data_addr;
+            data_addr <= data_addr;
      end
 end

@@ Linia 75: / Linia 75: @@
      else begin
          if(addr_load)
-             data_addr <= result;
+             data_addr <= common_data;
          else
             data_addr <= data_addr;
@@ Linia 81: / Linia 81: @@
 end
 </syntaxhighlight>
 === IR ===

@@ Linia 56: / Linia 56: @@
      else begin
          if(pc_load)
-             pc <= result;
+             pc <= common_data;
          else if(pc_incr)
              // incrementare    // <<<<< COMPLETAȚI CODUL !