Laboratorul 2 - Revizia istoricului

Zhascsi: /* Activitatea 1 */

2021-10-24T22:27:25Z

Activitatea 1

Zhascsi la 24 octombrie 2021 22:25

2021-10-24T22:25:17Z

Zhascsi: /* Setul de instrucțiuni */

2021-10-24T16:25:53Z

Setul de instrucțiuni

Zhascsi: /* Setul de instrucțiuni */

2021-10-24T16:21:51Z

Setul de instrucțiuni

Gvpopescu la 21 octombrie 2021 07:08

2021-10-21T07:08:51Z

Zhascsi: /* ADDR */

2020-01-05T21:54:14Z

ADDR

Zhascsi: /* ADDR */

2019-10-18T09:10:49Z

ADDR

Zhascsi: /* PC */

2019-10-18T09:10:27Z

Zhascsi: /* Initializare program */

2019-10-18T08:46:40Z

Initializare program

Zhascsi: /* tranzițiile */

2019-10-17T14:45:19Z

tranzițiile

@@ Linia 324: / Linia 324: @@
 Pentru procesarea instrucțiunilor NOP și HALT este suficient codul instrucțiunii. Setul de instrucțiuni optimizat folosește doar 8 biți pentru instrucțiunile NOP și HALT, primii 4 biți reprezentând codul instrucțiunii. Modificați calculatorul astfel încât acesta să poată procesa setul de instrucțiuni astfel optimizat:
 * Unitatea de Control a procesorului are nevoie doar de starea FETCH1 pentru citirea instrucțiunilor NOP și HALT. După starea FETCH1 UCP trece în starea HALT pentru instrucțiunea omonimă, în aceeași stare FETCH1 pentru instrucțiunea NOP, respectiv în starea FETCH2 pentru orice altă instrucțiune.
-* În memoria de program instrucțiunile NOP și HALT ocupă câte o singură locație de memorie (un octet), spre deosebire de celelalte instrucțiuni, ce ocupă două locații (doi octeți).
+* În memoria de program instrucțiunile NOP și HALT ocupă câte o singură locație de memorie (un octet), spre deosebire de celelalte instrucțiuni, ce ocupă două locații (doi octeți). Inserați în programul din memorie două instrucțiuni NOP, rezultând următoarea secvență de instrucțiuni:
 <syntaxhighlight lang="Verilog">

← Versiunea anterioară		Versiunea de la data 24 octombrie 2021 22:25
Linia 317:		Linia 317:
	endmodule		endmodule
	</syntaxhighlight>		</syntaxhighlight>
		+
		+	== Activități suplimentare ==
		+
		+	=== Activitatea 1 ===
		+
		+	Pentru procesarea instrucțiunilor NOP și HALT este suficient codul instrucțiunii. Setul de instrucțiuni optimizat folosește doar 8 biți pentru instrucțiunile NOP și HALT, primii 4 biți reprezentând codul instrucțiunii. Modificați calculatorul astfel încât acesta să poată procesa setul de instrucțiuni astfel optimizat:
		+	* Unitatea de Control a procesorului are nevoie doar de starea FETCH1 pentru citirea instrucțiunilor NOP și HALT. După starea FETCH1 UCP trece în starea HALT pentru instrucțiunea omonimă, în aceeași stare FETCH1 pentru instrucțiunea NOP, respectiv în starea FETCH2 pentru orice altă instrucțiune.
		+	* În memoria de program instrucțiunile NOP și HALT ocupă câte o singură locație de memorie (un octet), spre deosebire de celelalte instrucțiuni, ce ocupă două locații (doi octeți).
		+	Inserați în programul din memorie două instrucțiuni NOP, rezultând următoarea secvență de instrucțiuni:
		+
		+	<syntaxhighlight lang="Verilog">
		+	LOADC R0 #255
		+	LOADC R1 #254
		+	LOADC R2 #253
		+	LOAD R4 R0
		+	LOAD R5 R1
		+	NOP
		+	ADD R6 R5 R4
		+	NOP
		+	STORE R2 R6
		+	HALT
		+	</syntaxhighlight>
		+
		+	Atenție la locațiile de memorie ale instrucțiunilor!

@@ Linia 36: / Linia 36: @@
 |}
-Toate instrucțiunile au 16 biți. Cei mai semnificativi 4 biți ai fiecărei instrucțiuni identifică unic instrucțiunea, valoarea acestui câmp fiind codul instrucțiunii (opcode). Ceilalți 12 biți au o semnificație ce depinde de tipul instrucțiunii, conform desenului de mai jos. Instrucțiunile SUB, AND, OR și XOR au același format ca instrucțiunea ADD, iar NOP are formatul identic cu al instrucțiunii HALT.
+Toate instrucțiunile au 16 biți. Cei mai semnificativi 4 biți ai fiecărei instrucțiuni identifică unic instrucțiunea, valoarea acestui câmp fiind codul instrucțiunii (opcode). Ceilalți 12 biți au o semnificație ce depinde de tipul instrucțiunii, conform desenului de mai jos. Instrucțiunile SUB, AND, OR și XOR au același format ca instrucțiunea ADD, CMP are același format cu STORE, iar NOP are formatul identic cu al instrucțiunii HALT.
 [[Fișier: instr_format.png]]

@@ Linia 35: / Linia 35: @@
 | <code>HALT</code> || <code>4'b1111</code> || <code> halt </code> ||
 |}
 == Procesorul ==

@@ Linia 11: / Linia 11: @@
 {| class="wikitable" style="text-align: center;
 |+ Tabelul 1
-!mnemonică!! detalii!!
+!mnemonică!! opcode!! detalii!!
 |-
-| <code>ADD</code> || <code> R[dest] <- R[sursa1] + R[sursa2] </code> ||
+| <code>NOP</code> || <code>4'b0000</code> || <code> No operation </code> ||
 |-
-| <code>SUB</code> || <code> R[dest] <- R[sursa1] - R[sursa2] </code> ||
+| <code>ADD</code> || <code>4'b0001</code> || <code> R[dest] <- R[sursa1] + R[sursa2] </code> ||
 |-
-| <code>AND</code> || <code> R[dest] <- R[sursa1] & R[sursa2] </code> ||
+| <code>SUB</code> || <code>4'b0010</code> || <code> R[dest] <- R[sursa1] - R[sursa2] </code> ||
 |-
-| <code>OR</code>  || <code> R[dest] <- R[sursa1] &#124; R[sursa2] </code> ||
+| <code>AND</code> || <code>4'b0011</code> || <code> R[dest] <- R[sursa1] & R[sursa2] </code> ||
 |-
-| <code>XOR</code> || <code> R[dest] <- R[sursa1] ^ R[sursa2] </code> ||
+| <code>OR</code>  || <code>4'b0100</code> || <code> R[dest] <- R[sursa1] &#124; R[sursa2] </code> ||
 |-
-| <code>CMP</code> || <code> Z <- R[sursa1] == R[sursa2], N <- R[sursa1] >= R[sursa2] </code> ||
+| <code>XOR</code> || <code>4'b0101</code> || <code> R[dest] <- R[sursa1] ^ R[sursa2] </code> ||
 |-
-| <code>LOADC</code> || <code> R[dest] <- instr_data </code> ||
+| <code>CMP</code> || <code>4'b0111</code> || <code> Z <- R[sursa1] == R[sursa2], N <- R[sursa1] >= R[sursa2] </code> ||
 |-
-| <code>LOAD</code> || <code> R[dest] <- memorie[R[sursa1]] </code> ||
+| <code>LOADC</code> || <code>4'b1000</code> || <code> R[dest] <- instr_data </code> ||
 |-
-| <code>STORE</code> || <code> memorie[R[sursa1]] <- R[sursa2] </code> ||
+| <code>STORE</code> || <code>4'b1010</code> || <code> memorie[R[sursa1]] <- R[sursa2] </code> ||
 |-
-| <code>HALT</code> || <code> halt </code> ||
+| <code>HALT</code> || <code>4'b1111</code> || <code> halt </code> ||
 |}

@@ Linia 77: / Linia 77: @@
              data_addr <= common_data;
          else
-           data_addr <= data_addr;
+            data_addr <= data_addr;
      end
 end

@@ Linia 75: / Linia 75: @@
      else begin
          if(addr_load)
-             data_addr <= result;
+             data_addr <= common_data;
          else
             data_addr <= data_addr;
@@ Linia 81: / Linia 81: @@
 end
 </syntaxhighlight>
 === IR ===

@@ Linia 56: / Linia 56: @@
      else begin
          if(pc_load)
-             pc <= result;
+             pc <= common_data;
          else if(pc_incr)
              // incrementare    // <<<<< COMPLETAȚI CODUL !

@@ Linia 266: / Linia 266: @@
      {memory[12], memory[13]} = 16'b1010_0000_0010_0110; // STORE R2 R6
      {memory[14], memory[15]} = 16'b1111_1111_1111_1111; // HALT
 </syntaxhighlight>

@@ Linia 185: / Linia 185: @@
          LD_DATA: state <= FETCH1;
-         ST_DATA: 	                  // <<<<< COMPLETAȚI CODUL !
+         ST_DATA:                           // <<<<< COMPLETAȚI CODUL !
-         EXECUTE: 	                  // <<<<< COMPLETAȚI CODUL !
+         EXECUTE:                           // <<<<< COMPLETAȚI CODUL !
-         HALT:                             // <<<<< COMPLETAȚI CODUL !
+         HALT:                              // <<<<< COMPLETAȚI CODUL !
          default: state <= HALT;
          endcase