Laboratorul 4 - Revizia istoricului

Zhascsi: /* EXECUTE */

2019-11-08T09:38:26Z

EXECUTE

Zhascsi: /* EXECUTE */

2019-11-08T09:37:45Z

EXECUTE

Zhascsi: /* EXECUTE */

2019-11-08T09:36:01Z

EXECUTE

Zhascsi la 7 noiembrie 2019 18:59

2019-11-07T18:59:02Z

Zhascsi: /* Activitatea 2 */

2019-11-07T15:49:12Z

Activitatea 2

Zhascsi: /* Activitatea 2 */

2019-11-07T15:47:19Z

Activitatea 2

Zhascsi la 7 noiembrie 2019 15:46

2019-11-07T15:46:36Z

Zhascsi: /* Activitatea 2 */

2019-11-07T15:43:18Z

Activitatea 2

Zhascsi: /* Activitatea 2 */

2019-11-07T15:40:03Z

Activitatea 2

Zhascsi la 7 noiembrie 2019 15:36

2019-11-07T15:36:31Z

@@ Linia 139: / Linia 139: @@
 </syntaxhighlight>
-Tot logica combinațională din etapa de execuție generează semnalul de control al scrierii în setul de registre. Instrucțiunile ''NOP'' și ''HALT'' nu trebuie să actualizeze nimic, la fel și instrucțiunea ''STORE''.
+Tot logica combinațională din etapa de execuție generează și semnalul de control al scrierii în setul de registre. Instrucțiunile ''NOP'' și ''HALT'' nu trebuie să actualizeze nimic, la fel și instrucțiunea ''STORE''.
 <syntaxhighlight lang="Verilog">

@@ Linia 130: / Linia 130: @@
 === EXECUTE ===
-Logica combinațională de execuție include unitatea aritmetico-logică (ALU). Aceasta preia operanzii salvați în registrul pipeline R2 și livrează rezultatul în baza codului instrucțiunii din același registru. Pentru instrucțiunile de acces la memoria de date (''LOAD'' și ''STORE''), operandul 1 este trimis spre aceasta ca adresă de date. Instrucțiunea ''STORE'' trimite și operandul 2, cel ce trebuie salvat în memoria de date, și activează semnalul de control de scriere, '''write'''. Instrucțiunea ''LOAD'' preia data citită din memorie, '''data_in''', și o selectează drept rezultat ce trebuie scris în registrul destinație, selecție ce se face comparând codul instrucțiunii din registrul pipeline R2 (codul instrucțiunii aflate în execuție) cu codul instrucțiunii ''LOAD''.
+Logica combinațională de execuție include unitatea aritmetico-logică (ALU). Aceasta preia operanzii salvați în registrul pipeline R2 și livrează rezultatul în baza codului instrucțiunii din același registru. Pentru instrucțiunile de acces la memoria de date (''LOAD'' și ''STORE''), operandul 1 este trimis spre aceasta ca adresă de date. Instrucțiunea ''STORE'' trimite și operandul 2, cel ce trebuie salvat în memoria de date, și activează semnalul de control de scriere, '''write'''. Instrucțiunea ''LOAD'' preia data citită din memorie, '''data_in''', și o selectează drept rezultat ce trebuie scris în registrul destinație, selecție ce se face comparând codul instrucțiunii din registrul pipeline R2 (codul instrucțiunii aflate în execuție) cu codul instrucțiunii ''LOAD'' (1001 în binar).
 <syntaxhighlight lang="Verilog">

@@ Linia 133: / Linia 133: @@
 <syntaxhighlight lang="Verilog">
-assign write  =  // activ numai cand STORE e in faza de executie // <<<<< COMPLETAȚI CODUL !
+assign data_addr = r2_operand1;
-assign result = (r2_opcode == 4'b1001) ? data_in : alu_result;
+assign data_out  =                                                  // <<<<< COMPLETAȚI CODUL !
 </syntaxhighlight>
@@ Linia 160: / Linia 162: @@
 assign halt =                        // <<<<< COMPLETAȚI CODUL !
 </syntaxhighlight>
 == Memoria de date ==

@@ Linia 165: / Linia 165: @@
 Este identică cu memoria din laboratorul precedent, dar fără inițializarea programului, acesta fiind stocat în altă memorie.
 == Memoria de program ==
@@ Linia 194: / Linia 195: @@
 end
 </syntaxhighlight>
 == Modulul de top (calculatorul) ==

@@ Linia 225: / Linia 225: @@
 Verificați corectitudinea implementării instrucțiunii de salt.
-Pentru că procesorul nu are mecanisme de gestiune a dependențelor de control, orice instrucțiune de salt din program va fi urmată de două instrucțiuni ''NOP''
+# Inserați instrucțiuni de salt în programul folosit în lucrarea de laborator. Pentru că procesorul nu are mecanisme de gestiune a dependențelor de control, orice instrucțiune de salt din program va fi urmată de două instrucțiuni ''NOP''.
 <syntaxhighlight lang="Verilog">

@@ Linia 234: / Linia 234: @@
    LOAD  R4 R0
    LOAD  R5 R1
-   JMP   #10
+   JMP   #9
    NOP
    NOP

@@ Linia 227: / Linia 227: @@
 Pentru că procesorul nu are mecanisme de gestiune a dependențelor de control, orice instrucțiune de salt din program va fi urmată de două instrucțiuni ''NOP''
 Inserați în programul folosit în lucrarea de laborator o instrucțiune de salt:
-<code>
    LOADC R0 #255
    LOADC R1 #254
@@ Linia 243: / Linia 244: @@
    NOP
    NOP
-</code>
+</syntaxhighlight>

@@ Linia 228: / Linia 228: @@
 Inserați în programul folosit în lucrarea de laborator o instrucțiune de salt:
 <code>
    LOADC R0 #255
    LOADC R1 #254
    LOADC R2 #253
    LOAD  R4 R0
    LOAD  R5 R1
    JMP   #10
    NOP
    NOP
-   NOP
+   HALT
-  NOP
+   ADD   R6 R5 R4
-  ADD   R6 R5 R4
+  NOP
-  NOP
+  STORE R2 R6
-  STORE R2 R6
+   JMP   #8
-   HALT
+   NOP
 </code>

← Versiunea anterioară		Versiunea de la data 7 noiembrie 2019 15:36
Linia 204:		Linia 204:

	Modulul de testare este identic cu modulul de testare folosit în laboratorul precedent. Practic se schimbă doar numele modulului de top care este verificat, interfața lui rămânând aceeași.		Modulul de testare este identic cu modulul de testare folosit în laboratorul precedent. Practic se schimbă doar numele modulului de top care este verificat, interfața lui rămânând aceeași.
		+
		+
		+	== Activități suplimentare ==
		+
		+	=== Activitatea 1 ===
		+
		+	Rearanjați instrucțiunile în memoria de program astfel încât să folosiți o singură instrucțiune ''NOP'' în loc de două. Verificați în simulare că rezultatul execuției programului este cel corect.
		+
		+
		+	=== Activitatea 2 ===
		+
		+	Implementați instrucțiunea de salt necondiționat ''JMP''.
		+
		+	# Alegeți pentru ''opcode'' o combinație neutilizată (de exemplu 1110) și folosiți câmpul constantă (octetul inferior al instrucțiunii) pentru adresa de salt.
		+	# Modificați logica de selecție a operandului 2 astfel încât constanta să fie selectată atât pentru instrucțiunea ''LOADC'' cât și pentru instrucțiunea ''JMP''.
		+	# Modificați logica de generare a semnalelor de control din faza de execuție astfel ca instrucțiunea ''JMP'' să nu activeze scrierea în memorie și nici actualizarea setului de registre.
		+	# Adăugați logica de generare a semnalului '''load_pc''' în faza de execuție a instrucțiunii ''JMP''.
		+	# Adăugați în descrierea PC ramura condiționată de activarea semnalului '''load_pc''', în care '''pc''' va lua valoarea operandului 2 din registrul pipeline R2.
		+
		+	Verificați corectitudinea implementării instrucțiunii de salt.
		+
		+	Pentru că procesorul nu are mecanisme de gestiune a dependențelor de control, orice instrucțiune de salt din program va fi urmată de două instrucțiuni ''NOP''
		+	Inserați în programul folosit în lucrarea de laborator o instrucțiune de salt:
		+	<code>
		+	0 LOADC R0 #255
		+	1 LOADC R1 #254
		+	2 LOADC R2 #253
		+	3 LOAD R4 R0
		+	4 LOAD R5 R1
		+	5 JMP 10
		+	6 NOP
		+	7 NOP
		+	...
		+	10 ADD R6 R5 R4
		+	11 NOP
		+	12 STORE R2 R6
		+	13 HALT
		+	</code>