Laboratorul 6 - Revizia istoricului

Zhascsi: /* Detecția dependențelor RAW */

2020-12-18T09:47:45Z

Detecția dependențelor RAW

Zhascsi: Zhascsi a redenumit pagina Laboratorul 5 în Laboratorul 6

2020-12-04T08:57:47Z

Zhascsi a redenumit pagina Laboratorul 5 în Laboratorul 6

Zhascsi: /* Activitatea 2 */

2019-11-22T09:40:09Z

Activitatea 2

Zhascsi: /* Salturi în pipeline */

2019-11-22T09:22:56Z

Salturi în pipeline

Zhascsi: /* Actualizarea stării procesorului */

2019-11-21T03:37:15Z

Actualizarea stării procesorului

Zhascsi: /* Actualizarea stării procesorului */

2019-11-21T03:36:27Z

Actualizarea stării procesorului

Zhascsi: /* Actualizarea stării procesorului */

2019-11-21T03:35:22Z

Actualizarea stării procesorului

Zhascsi: /* Actualizarea stării procesorului */

2019-11-21T03:34:51Z

Actualizarea stării procesorului

Zhascsi: /* Detecția dependențelor RAW */

2019-11-21T03:32:36Z

Detecția dependențelor RAW

Zhascsi: /* Activități suplimentare */

2019-11-21T03:11:00Z

Activități suplimentare

@@ Linia 24: / Linia 24: @@
 <syntaxhighlight lang="Verilog">
-assign fw1 =               // <<<<< COMPLETAȚI CODUL !
+assign fw2 =               // <<<<< COMPLETAȚI CODUL !
 </syntaxhighlight>

← Versiunea anterioară		Versiunea de la data 22 noiembrie 2019 09:40
Linia 151:		Linia 151:
	=== Activitatea 2 ===		=== Activitatea 2 ===

−	Modificați implementarea detecției și gestiunii salturilor astfel încât ~~decizia~~ de salt să ~~fie luată cu un ceas mai devreme, din etapa~~ READ. În felul acesta se va pierde o singură instrucțiune și nu două.	+	Modificați implementarea detecției și gestiunii salturilor necondiționate, ''JMP #target'', astfel încât saltul în program (încărcarea adresei de salt în PC) să aibă loc la sfârșitul etapei READ. În felul acesta se va pierde o singură instrucțiune și nu două.

@@ Linia 58: / Linia 58: @@
 == Salturi în pipeline ==
-Procesarea instrucțiunilor de salt în pipeline necesită detecția și gestionarea dependețelor de control deoarece decizia de execuție sau nu a salturilor are loc într-una din etapele de procesare ulterioare extragerii instrucțiunii. Pipeline-ul simplu din Laboratorul 4 va executa instrucțiunea de salt în etapa de execuție. La sfârșitul etapei de execuție a instrucțiunii de salt (pe frontul de ceas) contorul de program se încarcă cu adresa de salt iar instrucțiunile ce au intrat sau intră în pipeline după instrucțiunea de salt sunt anulare, înlocuindu-se cu instrucțiuni NOP.
+Procesarea instrucțiunilor de salt în pipeline necesită detecția și gestionarea dependețelor de control deoarece decizia de execuție sau nu a salturilor are loc într-una din etapele de procesare ulterioare extragerii instrucțiunii. Pipeline-ul simplu din Laboratorul 4 va executa instrucțiunea de salt în etapa de execuție. La sfârșitul etapei de execuție a instrucțiunii de salt (pe frontul de ceas) contorul de program se încarcă cu adresa de salt iar instrucțiunile ce au intrat sau intră în pipeline după instrucțiunea de salt sunt anulare, înlocuindu-se cu instrucțiuni ''NOP''.
 [[Fișier: asc_lab5_procesor_jmp.png]]
@@ Linia 64: / Linia 64: @@
 În acest laborator setul simplu de instrucțiuni RISC se va completa cu o instrucțiune de salt necondiționată la o adresă specificată în corpul instrucțiunii, ''JMP #target''.
-Codul instrucțiunii de salt se alege 'b1100, iar adresa de salt ocupă octetul inferior al instrucțiunii (la fel ca și constanta instrucțiunii '''LOADC'''.
+Codul instrucțiunii de salt se alege 'b1100, iar adresa de salt ocupă octetul inferior al instrucțiunii (la fel ca și constanta instrucțiunii ''LOADC''.
@@ Linia 141: / Linia 141: @@
    JMP   #4
 </syntaxhighlight>
 == Activități suplimentare ==

@@ Linia 98: / Linia 98: @@
 <syntaxhighlight lang="Verilog">
 assign pc_target = r2_operand2;
 </syntaxhighlight>

@@ Linia 79: / Linia 79: @@
 === Actualizarea stării procesorului ===
-La execuția instrucțiunii ''JMP'' contorul de program, '''PC''', se va încărca cu adresa de salt. Descrierea PC din laboratorul precedent se completează cu o ramură corespunzătoare condiționată de semnalul '''pc_load ''':
+La execuția instrucțiunii ''JMP'' contorul de program, PC, se va încărca cu adresa de salt. Descrierea PC din laboratorul precedent se completează cu o ramură corespunzătoare condiționată de semnalul '''pc_load ''':
 <syntaxhighlight lang="Verilog">

← Versiunea anterioară	Versiunea de la data 4 decembrie 2020 08:57
(Nicio diferență)

← Versiunea anterioară		Versiunea de la data 21 noiembrie 2019 03:32
Linia 13:		Linia 13:


−	~~Compararea trebuie~~ însă ~~validată~~ numai dacă instrucțiunea aflată în execuție trebuie să scrie în registrul destinație (adică dacă '''regs_wen''' este activ) și numai dacă instrucțiunea ~~aflatî~~ în READ citește din ~~registre~~. Instrucțiunile ''ADD'', ''SUB'', ''LOAD'' și ''STORE'' citesc operandul 1 din registre, iar operandul 2 este citit numai de instrucțiunile ''ADD'', ''SUB'' și ''STORE''.	+	Rezultatul comparării este însă validat numai dacă instrucțiunea aflată în execuție trebuie să scrie în registrul destinație (adică dacă '''regs_wen''' este activ) și numai dacă instrucțiunea aflată în READ citește din registrul sursă. Instrucțiunile ''ADD'', ''SUB'', ''LOAD'' și ''STORE'' citesc operandul 1 din registre, iar operandul 2 este citit numai de instrucțiunile ''ADD'', ''SUB'' și ''STORE''.
	Așadar logica de generare a semnalului '''fw1''' poate fi descrisă astfel:		Așadar logica de generare a semnalului '''fw1''' poate fi descrisă astfel:

← Versiunea anterioară		Versiunea de la data 21 noiembrie 2019 03:11
Linia 148:		Linia 148:
	=== Activitatea 1 ===		=== Activitatea 1 ===

−	Implementați o instrucțiune de salt condiționată, ''JMPZ #target''. Saltul se va executa ('''pc_load ''' va fi activat) numai dacă registrul indicator Z (actualizat după execuția instrucțiunii precedente) este 1. Procesorul pipeline se va completa cu un registru pentru indicatori actualizat pe ceas ce salvează în permanență indicatorii ('''flags''') de la ieșirea ALU.	+	Implementați o instrucțiune de salt condiționată, ''JMPZ #target''. Saltul se va executa ('''pc_load ''' va fi activat) numai dacă registrul indicator Z (actualizat după execuția instrucțiunii precedente) este 1. Procesorul pipeline se va completa cu un registru pentru indicatori actualizat pe ceas ce salvează în permanență indicatorii ('''flags''') de la ieșirea ALU. Codul instrucțiunii ''JMPZ'' se alege 'b1101.
		+
		+
		+	=== Activitatea 2 ===
		+
		+	Modificați implementarea detecției și gestiunii salturilor astfel încât decizia de salt să fie luată cu un ceas mai devreme, din etapa READ. În felul acesta se va pierde o singură instrucțiune și nu două.