SystemVerilog - Revizia istoricului

Gvpopescu: /* Operatori de shiftare pe biți */

2025-02-20T10:20:23Z

Operatori de shiftare pe biți

Gvpopescu: /* Blocuri de instanțiere */

2025-02-20T10:18:28Z

Blocuri de instanțiere

Gvpopescu: /* Blocuri de instanțiere */

2025-02-20T10:17:52Z

Blocuri de instanțiere

Gvpopescu: /* Blocuri de instanțiere */

2025-02-20T10:14:15Z

Blocuri de instanțiere

Gvpopescu: /* Blocuri de instanțiere */

2025-02-20T10:13:02Z

Blocuri de instanțiere

Gvpopescu: /* Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments) */

2025-02-20T10:10:52Z

Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments)

Gvpopescu: /* Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments) */

2025-02-20T10:09:50Z

Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments)

Gvpopescu: /* Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments) */

2025-02-20T10:08:58Z

Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments)

Gvpopescu: /* Implementarea modulelor SystemVerilog */

2025-02-20T10:01:35Z

Implementarea modulelor SystemVerilog

Gvpopescu: /* Module (sintetizabile) */

2025-02-20T09:56:36Z

Module (sintetizabile)

@@ Linia 460: / Linia 460: @@
 |}
-==== Operatori de shiftare pe biți ====
+==== Operatori de shiftare (deplasare) pe biți ====
 {| class="wikitable"

@@ Linia 291: / Linia 291: @@
 </syntaxhighlight>
-'''''Observație:''''' Instanțele adder0 și adder1 au legate la intrări semnale de 3 biți și la ieșiri fire de 4 biți, cu toate că porturile lor au 4, respectiv 5 biți (intrările și ieșirile). În acest caz, semnalele se leagă fiind aliniate la cel mai puțin semnificativ bit și se generează un mesaj de avertizare (port mismatch). Cu toate că programele folosite de noi acceptă codul de mai sus, există programe care nu acceptă astfel de construcții și se returnează erori. Ca să fim riguroși, vom folosi operatorul de concatenare pentru a corecta codul în felul următor (mai multe despre operatori veți putea afla mai jos):
+'''''Observație:''''' Instanțele adder0 și adder1 au legate la intrări semnale de 3 biți și la ieșiri fire de 4 biți, cu toate că porturile lor au 4, respectiv 5 biți (intrările și ieșirile). În acest caz, semnalele se leagă fiind aliniate la cel mai puțin semnificativ bit și se generează un mesaj de avertizare (port mismatch). Cu toate că programele folosite de noi acceptă codul de mai sus, există programe care nu acceptă astfel de construcții. Pentru a fi riguroși, vom folosi operatorul de concatenare pentru a corecta codul în felul următor (mai multe despre operatori veți putea afla mai jos):
 <syntaxhighlight lang="Verilog">

@@ Linia 291: / Linia 291: @@
 </syntaxhighlight>
-'''''Observație:''''' Instanțele adder0 și adder1 au legate la intrări semnale de 3 biți și la ieșire legate fire de 4 biți, cu toate că porturile lor au 4, respectiv 5 biți (intrările și ieșirile). În acest caz, semnalele se leagă fiind aliniate la cel mai puțin semnificativ bit și se generează un mesaj de avertizare (port mismatch). Cu toate că programele folosite de noi acceptă codul de mai sus, există programe care nu acceptă astfel de construcții, și se opresc cu erori. Ca să fim foarte riguroși, vom folosi operatorul de concatenare pentru a corecta codul în felul următor (mai multe despre operatori veți putea afla mai jos):
+'''''Observație:''''' Instanțele adder0 și adder1 au legate la intrări semnale de 3 biți și la ieșiri fire de 4 biți, cu toate că porturile lor au 4, respectiv 5 biți (intrările și ieșirile). În acest caz, semnalele se leagă fiind aliniate la cel mai puțin semnificativ bit și se generează un mesaj de avertizare (port mismatch). Cu toate că programele folosite de noi acceptă codul de mai sus, există programe care nu acceptă astfel de construcții și se returnează erori. Ca să fim riguroși, vom folosi operatorul de concatenare pentru a corecta codul în felul următor (mai multe despre operatori veți putea afla mai jos):
 <syntaxhighlight lang="Verilog">

@@ Linia 291: / Linia 291: @@
 </syntaxhighlight>
-'''''Observație:''''' Instanțele adder0 și adder1 au legate la intrări semnale de 3 biți și la ieșire legate fire de 4 biți, cu toate că porturile lor au 4, respectiv 5 biți (intrările și ieșirile). În acest caz, semnalele se leagă fiind aliniate la cel mai puțin semnificativ bit și se generează un mesaj de avertizare (port mismatch). Cu toate că programele folosite de noi acceptă codul de mai sus, există programe care nu acceptă astfel de construcții, și se opresc cu eroari. Ca să fim foarte riguroși, vom folosi operatorul de concatenare pentru a corecta codul în felul următor (mai multe despre operatori veți putea afla mai jos):
+'''''Observație:''''' Instanțele adder0 și adder1 au legate la intrări semnale de 3 biți și la ieșire legate fire de 4 biți, cu toate că porturile lor au 4, respectiv 5 biți (intrările și ieșirile). În acest caz, semnalele se leagă fiind aliniate la cel mai puțin semnificativ bit și se generează un mesaj de avertizare (port mismatch). Cu toate că programele folosite de noi acceptă codul de mai sus, există programe care nu acceptă astfel de construcții, și se opresc cu erori. Ca să fim foarte riguroși, vom folosi operatorul de concatenare pentru a corecta codul în felul următor (mai multe despre operatori veți putea afla mai jos):
 <syntaxhighlight lang="Verilog">

@@ Linia 243: / Linia 243: @@
 Odată definit un modul, acesta poate fi folosit de oricâte ori pe parcursul unuia sau mai multor proiecte. Acest sistem se numește instanțiere. Să luam, ca exemplu, un modul care trebuie să facă suma a 4 numere pe 3 biți. Putem să folosim în acest scop modulul '''Adder''' pe 4 biți definit mai sus, în configurația din figură. Observați că se utilizează același modul de trei ori. Este ineficient și inutil să scriem de trei ori implementarea modulului, așa că vom recurge la metoda instanțierii. Orice instanță a unui modul trebuie să aibă un nume unic, după cum și într-un limbaj de programare, variabilele de același fel trebuie sa aibă un nume unic.
-Se observă în continuare că există semnale (fire) în modulul '''Adder4''', care nu sunt nici intrări, nici ieșiri, și sunt folosite doar pentru conectarea modulelor '''Adder''' (cel roșu și cel verde). Aceste semnale sunt fire ('''wire''') și trebuie declarate ca atare.
+Se observă în continuare că există semnale (fire) în modulul '''Adder4''', care nu sunt nici intrări, nici ieșiri, și sunt folosite doar pentru conectarea modulelor '''Adder''' (cel roșu și cel verde).
 Sintaxa pentru instanțierea unui modul este următoarea:
@@ Linia 255: / Linia 255: @@
 </syntaxhighlight>
-Haideți deci să vedem cum arată codul SystemVerilog pentru modulul '''Adder4''':
+Codul SystemVerilog pentru modulul '''Adder4''' este:
 <syntaxhighlight lang="Verilog">
 module Adder4(

@@ Linia 184: / Linia 184: @@
 </syntaxhighlight>
-'''''Observație:''''' Cuvântul cheie care specifică frontul pozitiv al unui semnal este '''posedge''' iar cel pentru frontul negativ al semnalului este '''negedge'''.
+'''''Observație:''''' Cuvântul cheie care specifică frontul pozitiv al unui semnal este '''posedge''', iar cel pentru frontul negativ al semnalului este '''negedge'''.
 Observați operatorul '''<=''' folosit pentru atribuirea sumei registrului destinație. Acesta NU este operatorul logic de ''mai mic sau egal'', ci reprezintă un mod de atribuire care se numește non-blocantă. Diferența dintre atribuirea blocantă ('''=''') și cea non-blocantă ('''<=''') este că cea de-a doua întâi evalueaza toate expresiile din partea dreaptă a operatorului de atribuire (în cazul de față, suma ''in0 + in1'') și abia apoi asignează rezultatul registrului destinație. Spre exemplu, dacă dorim să inversăm valorile a două registre, ''reg0'' și ''reg1'', astfel încât ''reg0'' să ia valoarea lui ''reg1'' și invers, vom face în felul următor:

@@ Linia 167: / Linia 167: @@
 [[Fișier:SyncedAdder.png|thumb|Modulul SyncedAdder]]
-Blocul '''always_ff''' descrie un circuit secvențial și are în lista de sensitivități, de obicei, doar semnalul de ceas. Acesta este sensibil la o tranziție a semnalului de ceas (numită front), de obicei cea cea din 0 în 1 (numită frontul pozitiv, sau frontul crescător al ceasului). Astfel, putem implementa sumatorul sincron în felul următor:
+Blocul '''always_ff''' descrie un circuit secvențial și are în lista de sensitivități, de obicei, doar semnalul de ceas. Acesta este sensibil la o tranziție a semnalului de ceas (numită front), de obicei cea din 0 în 1 (numită frontul pozitiv, sau frontul crescător al ceasului). Astfel, putem implementa sumatorul sincron în felul următor:
 <syntaxhighlight lang="Verilog">

@@ Linia 65: / Linia 65: @@
 * blocuri de instanțiere
 * blocuri '''generate'''
 Blocurile care sunt întotdeauna nesintetizabile și sunt folosite exclusiv pentru simulare:
 * blocuri '''initial'''
-'''''Observație:''''' Nu orice bloc '''assign''' sau '''always''' este sintetizabil. Există construcții valide sintactic dar care nu au corespondent în circuit. Aceste blocuri pot fi simulate dar nu pot fi utilizate pentru programarea unei plăci [[FPGA]].
+'''''Observație:''''' Nu orice bloc '''assign''' sau '''always''' este sintetizabil. Există construcții valide sintactic dar care nu au corespondent unui circuit. Aceste blocuri pot fi simulate, dar nu pot fi utilizate pentru programarea unei plăci [[FPGA]].
 '''''Observație:''''' Ordinea blocurilor într-un modul nu contează.
-==== Cuvantul cheie "logic" ====
+==== Cuvântul cheie "logic" ====
-In SystemVerilog, toate semnalele sunt de tip '''logic''', indiferent de natura lor. In urma sintezei semnalele vor deveni fire, latch-uri sau registre.
+In SystemVerilog, toate semnalele sunt de tip '''logic''', indiferent de natura lor. În urma sintezei, semnalele vor deveni fire, latch-uri sau registre.
 Semnalele într-un modul SystemVerilog se definesc în felul următor:

@@ Linia 1: / Linia 1: @@
 == Module (sintetizabile) ==
-Limbajul SystemVerilog este structurat pe module. Fiecare modul reprezintă un circuit care implementează o anume funcție. Spre exemplu un modul poate reprezenta un sumator, adică un circuit care are două intrări ce specifică cei doi operanzi și o ieșire ce reprezintă rezultatul adunării. Conținutul modulului reprezintă descrierea (structurală sau comportamentală) a porților care calculeaza suma celor două intrări. Prin urmare, definiția unui modul SystemVerilog are două părți:
+Limbajul SystemVerilog este structurat pe module. Fiecare modul reprezintă un circuit care implementează o anume funcție. De exemplu, un modul poate reprezenta un sumator, adică un circuit care are două intrări ce specifică cei doi operanzi și o ieșire ce reprezintă rezultatul adunării. Conținutul modulului reprezintă descrierea (structurală sau comportamentală) a porților care calculeaza suma celor două intrări. Prin urmare, definiția unui modul SystemVerilog are două părți:
 * interfață - lista tuturor porturilor de intrare și ieșire ale circuitului, specificate prin nume și dimensiune;
 * implementare - descrierea efectivă a circuitului care se folosește de valorile de intrare pentru a calcula valorile de ieșire;