Diferență între revizuiri ale paginii „Introducere. SystemVerilog HDL”
De la WikiLabs
Jump to navigationJump to search| Linia 6: | Linia 6: | ||
* mixte: Hardware-Software (specific pentru majoritatea sistemelor complexe) | * mixte: Hardware-Software (specific pentru majoritatea sistemelor complexe) | ||
| − | + | <syntaxhighlight lang="verilog" line enclose="div"> | |
| − | <syntaxhighlight lang="verilog"> | ||
module Counter( | module Counter( | ||
input [7:0] in0, | input [7:0] in0, | ||
Versiunea de la data 16 ianuarie 2012 21:08
Implementarea circuitelor digitale folosind FPGA
În lumea înconjuratoare, omul se confruntă cu o mare diversitate de probleme. Aceste probleme au diverse moduri de rezolvare:
- Hardware
- Software
- mixte: Hardware-Software (specific pentru majoritatea sistemelor complexe)
1module Counter(
2 input [7:0] in0,
3 input [7:0] in1,
4 output [8:0] out
5);
6
7assign out = in0 + in1;
8
9endmodule
