Diferență între revizuiri ale paginii „CID Seminar 1”
| Linia 4: | Linia 4: | ||
'''Cuvinte cheie:''' formă de undă, proiect, modul, instanţiere, testbench | '''Cuvinte cheie:''' formă de undă, proiect, modul, instanţiere, testbench | ||
| − | '''Sintaxa Verilog:''' ''module'', ''assign'', ''initial', ''$stop'' | + | '''Sintaxa Verilog:''' ''module'', ''assign'', ''initial'', ''$stop'' |
| Linia 12: | Linia 12: | ||
| − | '''Exemplul 1''': Descrieţi în Verilog un circuit de incrementare pentru numere binare pe 4 biţi şi testaţi funcţionarea acestui circuit, folosind modulul test_inc, cu ajutorul programului Model Sim. | + | [[Fișier:Seg0.gif|thumb|Afișajul cu 7 segmente]] '''Exemplul 1''': Descrieţi în Verilog un circuit de incrementare pentru numere binare pe 4 biţi şi testaţi funcţionarea acestui circuit, folosind modulul test_inc, cu ajutorul programului Model Sim. |
Versiunea de la data 16 februarie 2014 18:42
În acest seminar veţi învăţa să descrieţi unele circuite digitale simple în limbajul Verilog şi să folosiţi programul Xilinx ISim pentru a simula funcţionarea acestora.
Cuvinte cheie: formă de undă, proiect, modul, instanţiere, testbench
Sintaxa Verilog: module, assign, initial, $stop
În domeniul digital, toate sistemele, circuitele şi blocurile funcţionale sunt conectate între ele numai prin semnale digitale, adică dreptunghiulare (care pot lua doar două valori, 0 si 1).
Cum obţinem formele de undă de la ieşirea unui circuit?
Descriem circuitul într-o manieră inteligibilă (folosind un HDL – în cazul nostru, Verilog). Aplicăm semnale pe intrare şi apoi simulăm funcţionarea, folosind un simulator (aici, Xilinx ISim).
Exemplul 1: Descrieţi în Verilog un circuit de incrementare pentru numere binare pe 4 biţi şi testaţi funcţionarea acestui circuit, folosind modulul test_inc, cu ajutorul programului Model Sim.
