Diferență între revizuiri ale paginii „CID Lab Lucrarea 2”
De la WikiLabs
Jump to navigationJump to search| Linia 18: | Linia 18: | ||
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]] | * Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]] | ||
* În vederea rezolvării cerinței, cadrul didactic va desena tabela de adevăr a funcției logice care activează segmentul CA, și va ghida studenții pentru identificarea funcției logice și implementarea ei în Verilog folosind operatori logici. | * În vederea rezolvării cerinței, cadrul didactic va desena tabela de adevăr a funcției logice care activează segmentul CA, și va ghida studenții pentru identificarea funcției logice și implementarea ei în Verilog folosind operatori logici. | ||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
| − | |||
Versiunea de la data 2 martie 2014 15:15
Noțiuni și cunoștințe necesare
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Logică booleană și sisteme de numerație
- Noțiuni de sintaxă Verilog
- Afișajul cu 7 segmente
Cerințe
Creați un proiect Xilinx ISE, descrierea Verilog și constrângerile necesare pentru a implementa pe placa Nexys2 circuitul care afișează, pe una din cifrele afișajului cu 7 segmente, primele 4 numere (0, 1, 2, 3), atunci când valoarea binară corespunzătoare este formată prin apăsarea butoanelor BTN0 și BTN2. Astfel, circuitul descris trebuie să respecte următoarele cerințe:
- are o intrare numită binary_input de doi biți, bitul cel mai putin semnificativ fiind conectat la BTN0, iar bitul cel mai semnificativ fiind conectat la BTN1
- are ieșirile necesare pentru activarea afișajului cu 7 segmente, denumite ca, cb, cc, cd, ce, cf, cg, cp
- are ieșirile necesare pentru controlul aprinderii cifrei, denumite an0, an1, an2, an3
- folosește operatori logici și blocuri de tip assign
Recomandări pentru cadrele didactice
- Se vor introduce noțiunile necesare folosirii afișajului cu 7 segmente
- În vederea rezolvării cerinței, cadrul didactic va desena tabela de adevăr a funcției logice care activează segmentul CA, și va ghida studenții pentru identificarea funcției logice și implementarea ei în Verilog folosind operatori logici.
