Diferență între revizuiri ale paginii „CID Lab Lucrarea 2”
De la WikiLabs
Jump to navigationJump to search| Linia 7: | Linia 7: | ||
* [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]] | * [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|Afișajul cu 7 segmente]] | ||
| − | == | + | == Exemplul 1 == |
| + | Realizați un decodor de doi biți folosind un bloc '''case'''. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri. | ||
| + | |||
| + | == Exemplul 2 == | ||
| + | |||
| + | Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc '''case''', care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi '''value''' iar ieșirea '''out_seg'''. | ||
| + | |||
| + | == Exercițiu == | ||
| + | |||
| + | Completați transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = e, 15 = F). Adăugați circuitului un decodor folosit pentru a selecta care din cele 4 cifre să afișeze valoarea selctată. Intrarea pentru selecția cifrei se va numi '''selection''', iar ieșirea '''out_sel'''. | ||
| + | |||
| + | Intrarea '''value''' se va lega la switchurile SW3-SW0, intrarea '''selection''' la SW7-SW6, iar ieșirile la pinii corespunzători pentru afișajul cu 7 segmente. | ||
| + | |||
| + | |||
| + | <!-- | ||
Creați un proiect Xilinx ISE, descrierea Verilog și constrângerile necesare pentru a implementa pe placa Nexys2 circuitul care afișează, pe una din cifrele afișajului cu 7 segmente, primele 4 numere (0, 1, 2, 3), atunci când valoarea binară corespunzătoare este formată prin apăsarea butoanelor BTN0 și BTN1. Astfel, circuitul descris trebuie să respecte următoarele cerințe: | Creați un proiect Xilinx ISE, descrierea Verilog și constrângerile necesare pentru a implementa pe placa Nexys2 circuitul care afișează, pe una din cifrele afișajului cu 7 segmente, primele 4 numere (0, 1, 2, 3), atunci când valoarea binară corespunzătoare este formată prin apăsarea butoanelor BTN0 și BTN1. Astfel, circuitul descris trebuie să respecte următoarele cerințe: | ||
* are o intrare numită '''binary_input''' de doi biți, bitul cel mai putin semnificativ fiind conectat la BTN0, iar bitul cel mai semnificativ fiind conectat la BTN1 | * are o intrare numită '''binary_input''' de doi biți, bitul cel mai putin semnificativ fiind conectat la BTN0, iar bitul cel mai semnificativ fiind conectat la BTN1 | ||
| Linia 14: | Linia 28: | ||
* are ieșirile necesare pentru controlul aprinderii cifrei, denumite '''an0''', '''an1''', '''an2''', '''an3''' | * are ieșirile necesare pentru controlul aprinderii cifrei, denumite '''an0''', '''an1''', '''an2''', '''an3''' | ||
* folosește operatori logici și blocuri de tip '''assign''' | * folosește operatori logici și blocuri de tip '''assign''' | ||
| + | --> | ||
== Recomandări pentru cadrele didactice == | == Recomandări pentru cadrele didactice == | ||
* Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]] | * Se vor introduce noțiunile necesare folosirii [[Dispozitiv_de_IO:_Afișajul_cu_7_segmente|afișajului cu 7 segmente]] | ||
* În vederea rezolvării cerinței, cadrul didactic va desena tabela de adevăr a funcției logice care activează segmentul CA, și va ghida studenții pentru identificarea funcției logice și implementarea ei în Verilog folosind operatori logici. | * În vederea rezolvării cerinței, cadrul didactic va desena tabela de adevăr a funcției logice care activează segmentul CA, și va ghida studenții pentru identificarea funcției logice și implementarea ei în Verilog folosind operatori logici. | ||
Versiunea de la data 22 martie 2015 18:49
Noțiuni și cunoștințe necesare
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Logică booleană și sisteme de numerație
- Noțiuni de sintaxă Verilog
- Afișajul cu 7 segmente
Exemplul 1
Realizați un decodor de doi biți folosind un bloc case. Testați decodorul legând intrările la switch-uri și ieșirile la led-uri.
Exemplul 2
Realizați un transcodor pentru afișajul cu 7 segmente, folosind un bloc case, care să poată afișa valorile de la 0 la 3. Intrarea modulului se va numi value iar ieșirea out_seg.
Exercițiu
Completați transcodorul de la exemplul 2 astfel încât să poată afișa valorile de la 0 la 15, în baza 16 (10 = A, 11 = b, 12 = C, 13 = d, 14 = e, 15 = F). Adăugați circuitului un decodor folosit pentru a selecta care din cele 4 cifre să afișeze valoarea selctată. Intrarea pentru selecția cifrei se va numi selection, iar ieșirea out_sel.
Intrarea value se va lega la switchurile SW3-SW0, intrarea selection la SW7-SW6, iar ieșirile la pinii corespunzători pentru afișajul cu 7 segmente.
Recomandări pentru cadrele didactice
- Se vor introduce noțiunile necesare folosirii afișajului cu 7 segmente
- În vederea rezolvării cerinței, cadrul didactic va desena tabela de adevăr a funcției logice care activează segmentul CA, și va ghida studenții pentru identificarea funcției logice și implementarea ei în Verilog folosind operatori logici.
