Diferență între revizuiri ale paginii „CID Lab Lucrarea 3”
| Linia 14: | Linia 14: | ||
== Exercițiu == | == Exercițiu == | ||
| − | Descrieți în Verilog un numărător cu reset asincron, având un număr de biți suficient de mare pentru ca bitul cel mai semnificativ (MSB) al numărătorului să oscileze cu perioadă mai | + | Descrieți în Verilog un numărător cu reset asincron, având un număr de biți suficient de mare pentru ca bitul cel mai semnificativ (MSB) al numărătorului să oscileze cu perioadă cât mai apropiată de o secundă. Scrieți constrângerile necesare pentru ca MSB să fie conectat la LD6. |
== Exercițiu Bonus == | == Exercițiu Bonus == | ||
Versiunea de la data 27 martie 2015 18:54
Noțiuni și cunoștințe necesare
- Logică booleană și sisteme de numerație
- Sintaxă Verilog
- Utilizarea programului de simulare ModelSim
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Memorii ROM, Dispozitiv de IO: Afișajul cu 7 segmente, Circuite secvențiale, Numărătorul
Exemplu
Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul BTN3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile LD3 - LD0 și biții [26:23] pe ledurile LD7-LD4. Observați variația de viteză.
Exercițiu
Descrieți în Verilog un numărător cu reset asincron, având un număr de biți suficient de mare pentru ca bitul cel mai semnificativ (MSB) al numărătorului să oscileze cu perioadă cât mai apropiată de o secundă. Scrieți constrângerile necesare pentru ca MSB să fie conectat la LD6.
Exercițiu Bonus
Implementați un circuit care să genereze un semnal de ieșire cu perioada exact o secundă. Hint: folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare.
Recomandări pentru cadrul didactic
Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking) și se va raspunde întrebărilor studenților.
