Diferență între revizuiri ale paginii „Tutorial Xilinx ISE”
| Linia 39: | Linia 39: | ||
[[Fișier:ise9.png|600px|Fișierul Adder.v adăugat în proiect și deschis pentru editare]] | [[Fișier:ise9.png|600px|Fișierul Adder.v adăugat în proiect și deschis pentru editare]] | ||
| − | Dacă fișierul Verilog există deja, puteți alege opțiunea '''Add Copy of Source...''' care va copia fișierul deja existent în folder-ul proiectului. | + | Dacă fișierul Verilog există deja, puteți alege din meniul '''Project''' opțiunea '''Add Copy of Source...''' care va copia fișierul deja existent în folder-ul proiectului. |
=== Adăugarea fișierului de constrângeri === | === Adăugarea fișierului de constrângeri === | ||
Versiunea de la data 26 februarie 2012 13:27
Crearea unui proiect
Pentru a porni programul Xilinx ISE în laborator, apăsați tasta F12, în consola care apare tastați comanda ise&, și mai apăsați o data F12. Odată pornită aplicația, aceasta va arăta într-un mod similar cu cel de mai jos:
Ca şi în cazul programului Modelsim, prima operație este de a creea un proiect nou. După ce dați click pe File -> New Project vi se va deschide următoarea fereastră:
Modifcați întâi locația proiectului să fie /home/student/Xilinx și apoi dați un nume proiectului, în cazul nostru Adder. Mai departe vi se va afișa următoarea fereastră:
În funcție de placa cu care lucrați, selectați întâi familia de FPGA-uri (Spartan2, Spartan3 sau Spartan3E), apoi alegeți dispozitivul și pachetul conform codurilor pe care le vedeți pe cip. Restul opțiunilor le puteți ignora deocamdată. Butonul Next va afișa următoarea fereastră:
Vom adăuga fișierele manual după crearea proiectului, așa că puteți da click pe Next și aici ca și în fereastra următoare (Add Existing Sources). Ultima fereastă va conține cuprinsul setărilor folosite, unde veți da click pe butonul Finish:
Adăugarea de fișiere noi la proiect
Din meniul Project selectați opțiunea New Source... și va apărea următoarea fereastră:
Selectați tipul fișierului ca modul Verilog și dați-i un nume (în cazul de față, Adder). În continuare va apărea fereastra de configurare a modulului:
Aici puteți completa detaliile cerute, conform figurii, pentru a genera în mod automat interfața modulului, sau puteți selecta Next și scrie interfața manual, ca și în Modelsim. Ultima fereastră vă face un sumar al opțiunilor alese:
După apăsarea butonului Finish, o sa apară următoarea fereastră, unde se observă că a apărut noul fișier în lista proiectului (vezi cerc verde) și acesta s-a și deschis pentru a putea fi editat. Adăugați blocul assign care implementează funcționalitatea modulului, conform lucrării de laborator 1.
Dacă fișierul Verilog există deja, puteți alege din meniul Project opțiunea Add Copy of Source... care va copia fișierul deja existent în folder-ul proiectului.
