CID Lab Lucrarea 3

Noțiuni și cunoștințe necesare

• Logică booleană și sisteme de numerație
• Sintaxă Verilog
• Introducere în sinteza pe FPGA. Xilinx ISE
• Utilizarea programului de sinteză Xilinx ISE
• Circuite secvențiale, Numărătorul

Exemplu

Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați semnalul de reset la butonul KEY3. Legați cei mai puțin semnificativi 4 biți ai ieșirii numărătorului pe ledurile verzi LDG3 - LDG0 și biții [26:23] pe ledurile roșii LDR3-LD0. Observați variația de viteză.

Exercițiu

Descrieți în Verilog un numărător cu reset sincron, având un număr de biți suficient de mare pentru ca bitul cel mai semnificativ (MSB) al numărătorului să oscileze cu perioadă cât mai apropiată de o secundă. Scrieți modulul Verilog și fișierul de constrângeri respectând următoarele cerințe:

• numele modulului trebuie să fie counter_1s
• interfața modulului trebuie să fie compusă din următoarele semnale:
  1. semnalul de ceas, numit clk
  2. semnalul de reset, numit reset
  3. un semnal de ieșire de un bit numit out care să oscileze cu o perioadă cât mai apropiată de o secundă.
• legați semnalul de reset la butonul 2 (BTN2)
• legați semnalul de ieșire la ledul 5 (LD5)
• legați semnalul de ceas generatorul de ceas de pe placă

Exercițiu Bonus

Implementați un circuit care să genereze un semnal de ieșire cu perioada exact o secundă. Hint: folosiți un numărător și un circuit care resetează numărătorul atunci când ieșirea acestuia atinge o anumită valoare.

Recomandări pentru cadrul didactic

Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking) și se va raspunde întrebărilor studenților.