Diferență între revizuiri ale paginii „Arhitectura Sistemelor de Calcul”

De la WikiLabs
Jump to navigationJump to search
 
(Nu s-a afișat o versiune intermediară efectuată de același utilizator)
Linia 8: Linia 8:
 
[[Tutorial Vivado]]
 
[[Tutorial Vivado]]
  
−
[https://wiki.dcae.pub.ro/images/8/89/QuartusNewProjectTutorial.pdf Quartus New Project Tutorial]
+
<!--[https://wiki.dcae.pub.ro/images/8/89/QuartusNewProjectTutorial.pdf Quartus New Project Tutorial]-->
 +
[http://www.emmelmann.org/Library/Tutorials/docs/verilog_ref_guide/vlog_ref_top.html Verilog Quick Reference Guide]
  
−
[http://www.emmelmann.org/Library/Tutorials/docs/verilog_ref_guide/vlog_ref_top.html Verilog Quick Reference Guide]
+
[https://chipverify.com/systemverilog/systemverilog-quick-refresher SystemVerilog Quick Refresher]
  
 
== Suport software ==
 
== Suport software ==
Linia 17: Linia 18:
 
[[Tutorial instalare Vivado]]
 
[[Tutorial instalare Vivado]]
  
 +
<!--
 
=== Intel ===
 
=== Intel ===
 
[http://fpgasoftware.intel.com/14.1/?edition=web&platform=windows&download_manager=dlm3 Quartus II Web Edition 14.1].
 
[http://fpgasoftware.intel.com/14.1/?edition=web&platform=windows&download_manager=dlm3 Quartus II Web Edition 14.1].
Linia 24: Linia 26:
 
Pentru a seta calea simulatorului Modelsim pentru Quartus Lite 18.1 din meniul Tools -> Options ... -> EDA Tool Options se alege pentru ModelSim Altera calea
 
Pentru a seta calea simulatorului Modelsim pentru Quartus Lite 18.1 din meniul Tools -> Options ... -> EDA Tool Options se alege pentru ModelSim Altera calea
 
/opt/intelFPGA_lite/18.1/modelsim_ase/bin
 
/opt/intelFPGA_lite/18.1/modelsim_ase/bin
 +
-->
  
 +
<!--
 
== [http://users.dcae.pub.ro/~zhascsi/exam/asc/asc_1.pdf colocviu] ==
 
== [http://users.dcae.pub.ro/~zhascsi/exam/asc/asc_1.pdf colocviu] ==
  
 
== [http://users.dcae.pub.ro/~zhascsi/exam/asc/part.txt refacere partial] ==
 
== [http://users.dcae.pub.ro/~zhascsi/exam/asc/part.txt refacere partial] ==
 +
-->

Versiunea curentă din 29 septembrie 2026 08:43