Diferență între revizuiri ale paginii „CID Lab Lucrarea 1”

De la WikiLabs
Jump to navigationJump to search
Linia 8: Linia 8:
 
== Cerințe ==
 
== Cerințe ==
  
−
Realizați una din cerințele de mai jos:
+
Creați un proiect nou în Xilinx ISE, pentru dispozitivul FPGA de pe placa Nexys2. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.  
−
# Descrieți în Verilog o poartă ȘI. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
+
 
−
# Descrieți în Verilog o poartă SAU. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
+
<syntaxhighlight lang="Verilog">
−
# Descrieți în Verilog o poartă SAU EXCLUSIV. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
+
module OrGate(
−
# Descrieți în Verilog o poartă SI NU. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
+
output out,
−
# Descrieți în Verilog o poartă SAU NU. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
+
input in1,
−
# Descrieți în Verilog o poartă SAU NU EXCLUSIV. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
+
input in2
−
# Descrieți în Verilog un scăzător pe 16 biți. Scrieți un modul de test pentru acest circuit în care să-l testați 4 - 5 seturi de valori de intrare, inclusiv situații limită (valori foarte mari/ foarte mici, etc.). Simulați circuitul în ModelSim.
+
);
−
# Descrieți în Verilog un înmulțitor pe 8 biți. Scrieți un modul de test pentru acest circuit în care să-l testați 4 - 5 seturi de valori de intrare, inclusiv situații limită (valori foarte mari/ foarte mici, etc.). Simulați circuitul în ModelSim.
+
 
 +
assign out = in1 | in2;
 +
 
 +
endmodule
 +
</syntaxhighlight>
 +
 
 +
Creați un fișier de constrângeri și scrieți constrângerile necesare pentru ca intrările să fie conectate astfel:
 +
* in1 conectat la SW0
 +
* in2 conectat la SW7
 +
* out conectat la LED7
 +
 
 +
Implementați proiectul pe placa Nexys și observați funcționalitatea circuitului descris de proiectul Xilinx ISE.

Versiunea de la data 16 februarie 2014 19:10

Noțiuni și cunoștințe necesare

Cerințe

Creați un proiect nou în Xilinx ISE, pentru dispozitivul FPGA de pe placa Nexys2. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier. 

module OrGate(
	output out,
	input in1,
	input in2
);

assign out = in1 | in2;

endmodule

Creați un fișier de constrângeri și scrieți constrângerile necesare pentru ca intrările să fie conectate astfel:

  • in1 conectat la SW0
  • in2 conectat la SW7
  • out conectat la LED7

Implementați proiectul pe placa Nexys și observați funcționalitatea circuitului descris de proiectul Xilinx ISE.

Adus de la „http://wiki.dcae.pub.ro/index.php?title=CID_Lab_Lucrarea_1&oldid=1675”