Diferență între revizuiri ale paginii „CID Lab Lucrarea 1”

De la WikiLabs
Jump to navigationJump to search
Linia 22: Linia 22:
 
</syntaxhighlight>
 
</syntaxhighlight>
  
Creați un fișier de constrângeri și scrieți constrângerile necesare pentru ca intrările să fie conectate astfel:
+
Creați un fișier de constrângeri și scrieți constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
 
* in1 conectat la SW0
 
* in1 conectat la SW0
 
* in2 conectat la SW7
 
* in2 conectat la SW7

Versiunea de la data 16 februarie 2014 20:38

Noțiuni și cunoștințe necesare

Cerințe

Creați un proiect nou în Xilinx ISE, pentru dispozitivul FPGA de pe placa Nexys2. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

module OrGate(
	output out,
	input in1,
	input in2
);

assign out = in1 | in2;

endmodule

Creați un fișier de constrângeri și scrieți constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:

  • in1 conectat la SW0
  • in2 conectat la SW7
  • out conectat la LED7

Implementați proiectul pe placa Nexys și observați funcționalitatea circuitului descris de proiectul Xilinx ISE.

Recomandări pentru cadrele didactice