Diferență între revizuiri ale paginii „Circuite integrate digitale (seminar)”
De la WikiLabs
Jump to navigationJump to search| Linia 3: | Linia 3: | ||
* [[CID Seminar 1]] - Introducere în Verilog (variabile, blocuri, module de test, module funcționale și instanțiere) | * [[CID Seminar 1]] - Introducere în Verilog (variabile, blocuri, module de test, module funcționale și instanțiere) | ||
* [[CID Seminar 2]] - Instrucţiuni condiţionate, folosirea instrucţiunii ''always'' pentru definirea circuitelor combinaţionale | * [[CID Seminar 2]] - Instrucţiuni condiţionate, folosirea instrucţiunii ''always'' pentru definirea circuitelor combinaţionale | ||
| − | * [[CID Seminar 3]] | + | * [[CID Seminar 3]] - Circuite secvențiale (semnalul de ceas, procese ''always'' și ''initial'' vs. ''assign'', bistabil D) |
* [[CID Seminar 4]] | * [[CID Seminar 4]] | ||
* [[CID Seminar 5]] | * [[CID Seminar 5]] | ||
* [[CID Seminar 6]] | * [[CID Seminar 6]] | ||
Versiunea de la data 16 martie 2014 12:59
Plecând de la noțiunile prezentate la curs, seminarul de Circuite Integrate Digitale introduce noțiunea de limbaj de descriere hardware (HDL) și are rolul de a familiariza studentul cu limbajul Verilog, precum și cu programe de simulare a circuitelor digitale (Xilinx iSim sau ModelSim).
- CID Seminar 1 - Introducere în Verilog (variabile, blocuri, module de test, module funcționale și instanțiere)
- CID Seminar 2 - Instrucţiuni condiţionate, folosirea instrucţiunii always pentru definirea circuitelor combinaţionale
- CID Seminar 3 - Circuite secvențiale (semnalul de ceas, procese always și initial vs. assign, bistabil D)
- CID Seminar 4
- CID Seminar 5
- CID Seminar 6
