Diferență între revizuiri ale paginii „CID Seminar 2”

De la WikiLabs
Jump to navigationJump to search
Linia 1: Linia 1:
−
În acest seminar veţi învăţa şi alte modalităţi de descriere a circuitelor combinaţionale cu ajutorul unor instrucţiuni uzuale (if, case).
+
Descriere comportamentală, atribuire continuă, instrucţiuni condiţionale, folosirea blocurilor '''always''' pentru descrierea circuitelor combinaţionale.
 +
 
 +
În seminarul anterior circuitele au fost descrise prin intermediul schemei lor. În acest seminar veţi învăţa alte modalităţi de descriere a circuitelor combinaţionale, pornind de la funcţia realizată de circuit.
  
 
'''Cuvinte cheie''': atribuirea condiţionată, proces, listă de senzitivităţi
 
'''Cuvinte cheie''': atribuirea condiţionată, proces, listă de senzitivităţi
Linia 7: Linia 9:
 
Verilog este un HDL, un limbaj de descriere hardware şi are numite caracteristici care derivă din faptul că limbajul este destinat descrierii, simulării şi sintezei unor circuite (şi nu execuţiei unor algoritmi). Astfel, anumite instrucţiuni precum assign şi always descriu (reprezintă) '''procese''' care se execută în paralel. Cu ajutorul lor se poate modela comportamentul unor circuite a căror ieşire se modifică de câte ori apare o modificare a semnalelor de la intrare.  
 
Verilog este un HDL, un limbaj de descriere hardware şi are numite caracteristici care derivă din faptul că limbajul este destinat descrierii, simulării şi sintezei unor circuite (şi nu execuţiei unor algoritmi). Astfel, anumite instrucţiuni precum assign şi always descriu (reprezintă) '''procese''' care se execută în paralel. Cu ajutorul lor se poate modela comportamentul unor circuite a căror ieşire se modifică de câte ori apare o modificare a semnalelor de la intrare.  
  
−
==Exemplul 1==
+
==Exercițiul 1==
  
−
Descrieţi în Verilog un circuit de selecţie cu două intrări (şi un bit de selecţie), folosind instrucţiunea de atribuire condiţionată.
+
Descrieţi în Verilog un circuit de selecţie cu două intrări (şi un bit de selecţie), folosind:
 +
# instrucţiunea de atribuire;
 +
# instrucţiunea de atribuire condiţionată.
  
 
<u>Explicaţie suplimentară</u>
 
<u>Explicaţie suplimentară</u>
 
   
 
   
−
'''Atribuirea continuă''' din Verilog, instrucţiunea ''assign'', se evaluează continuu.  
+
Acest exerciţiu se referă la circuitul descris în seminarul 1, exerciţiile 1-2. La punctul 1 se va folosi expresia logică dedusă din circuitul respectiv. Pentru punctul 2, descriem direct funcţia pe care o realizează acest circuit: dacă s == 1, y = b, iar dacă s == 0, y = a.
−
De exemplu, expresia
 
−
<syntaxhighlight lang="verilog">
 
−
assign a = b + c;
 
−
</syntaxhighlight>
 
−
este calculată din nou la fiecare pas de simulare. Atribuirea continuă are rolul de a descrie funcţionarea circuitelor combinaţionale, în care ieşirea urmează modificările intrărilor. Toate instrucţiunile assign se execută în paralel, aşa cum toate componentele unui circuit funcţionează în acelaşi timp.
 
  
−
Instrucţiunea de '''atribuire condiţionată''' are forma
+
[[Figură:cidsem1fig1.png]]
−
<syntaxhighlight lang="verilog">
 
−
assign w = x ? a : b;
 
−
</syntaxhighlight>
 
−
Atribuirea depinde de valoarea lui x:
 
−
* dacă x = 1, atunci w = a,
 
−
* iar pentru x = 0, atunci w = b.
 
  
−
==Exemplul 2==
+
==Exercițiul 2==
  
−
Scrieţi funcţia de selecţie realizată de circuitul din exemplul anterior folosind instrucţiunea ''if''.
+
Scrieţi funcţia de selecţie realizată de circuitul din exemplul anterior folosind instrucţiunea ''if''. Simulaţi comparativ funcţionarea circuitului cu implementarea din acest exerciţiu şi exerciţiul 1, punctul 2.
  
 
<u>Explicaţie suplimentară</u>
 
<u>Explicaţie suplimentară</u>
  
−
Instrucţiunea ''if'' în Verilog are forma
+
Pentru a descrie un circuit combinaţionaţional cu ajutorul unei instrucţiuni ''if'', folosim blocuri
−
<syntaxhighlight lang="verilog">
+
''always''. Reţineţi că în general, în Verilog, '''instrucţiunea if se foloseşte numai în blocuri ''always'''''.
−
if (conditie) ...... // de exemplu, if (a == b)
 
−
  else ....;
 
−
</syntaxhighlight>
 
−
Atribuirile dintr-o construcţie de acest tip sunt secvenţiale ('''nu''' se foloseşte assign) şi implică să declarăm variabilele respective, care îşi modifică valoarea, de tipul ''reg''.
 
  
−
Instrucţiunea ''else'' poate lipsi. Mai multe instrucţiuni pot fi grupate în blocuri folosind ''begin ....end''.
+
==Exercițiul 3==
  
−
Reţineţi că în Verilog, instrucţiunea ''if'' se foloseşte numai în blocuri ''always'' sau ''initial''.
+
Descrieţi un multiplexor cu 4 intrări şi 2 biţi de selecţie folosind instrucţiunea ''case''. Simulaţi funcţionarea circuitului.
  
−
În Verilog, instrucţiunea ''always'' descrie un proces care se execută atunci când se modifică cel puţin un semnal din lista de senzitivităţi (lista semnalelor care apare în paranteză, după simbolul @).
+
<u>Explicaţie suplimentară</u>
−
<syntaxhighlight lang="verilog">
 
−
always @ (a or b or c)  // aici nu se pune ";"
 
−
    y = a + b + c;    // datorita blocului always, atribuirea secvențială se
 
−
//recalculeaza de fiecare dată când se modifică
 
−
//unul dintre semnalele a, b sau c
 
−
// atentie! y este de tipul reg
 
−
</syntaxhighlight>
 
−
Mai simplu, putem scrie
 
−
<syntaxhighlight lang="verilog">
 
−
always @ (*)
 
−
</syntaxhighlight>
 
−
Unde notaţia  (*) desemneaza orice modificare a oricărui semnal din modulul curent.
 
−
 
 
−
Atunci când se simulează funcţionarea unui circuit, toate blocurile ''always'' se execută în paralel.
 
  
−
==Exemplul 3==
+
Ca şi instrucţiunea if, case se foloseşte numai într-un bloc always; variabilele care sunt atribuite trebuie să fie declarate de tip reg.
−
 
−
Descrieţi funcţia unui comparator folosind instrucţiunea assign, respectiv instrucţiunea if:
 
−
# pentru două intrări a, b de 1 bit şi o ieşire care este activă când intrările sunt egale;
 
−
# pentru două intrări a, b de câte 3 biţi, cu o ieşire care este activă când intrările sunt egale;
 
−
# pentru două intrări a, b de câte 3 biţi, cu trei ieşiri care semnalează cele trei cazuri (a = b, a &lt; b, a &gt; b).
 
  
−
==Exemplul 4==
+
==Exercițiul 4==
  
−
Descrieţi un multiplexor cu 4 intrări şi 2 biţi de selecţie folosind instrucţiunea case. Simulaţi funcţionarea circuitului.
+
Descrieţi în Verilog un circuit care incrementează numărul de la intrare (pe patru biţi) numai dacă intrarea de comandă este 1.
  
−
<u>Explicaţie suplimentară</u>
+
==Exercițiul 5==
−
 
 
−
Instrucţiunea ''case'' în Verilog are următorul format:
 
−
<syntaxhighlight lang="verilog">
 
−
case (expresie_case)
 
−
  valoare1: instrucţiune1; /* pentru diferite valori ale expresiei se executa
 
−
diferite instr*/
 
−
  ...
 
−
  default: instrucţiune; /* cazul implicit, pentru valorile care nu au fost
 
−
precizate*/
 
−
endcase
 
−
</syntaxhighlight>
 
−
ca şi instrucţiunea ''if'', case se foloseşte numai într-un bloc ''always''; variabilele care sunt atribuite trebuie să fie declarate de tip ''reg''.
 
−
 
 
−
==Exemplul 5==
 
  
 
Descrieţi un transcodor BCD - 7 segmente folosind instrucţiunea ''case''.
 
Descrieţi un transcodor BCD - 7 segmente folosind instrucţiunea ''case''.
Linia 92: Linia 48:
 
'''Indicaţie''': Transcodorul binar – 7 segmente are la intrare un număr binar pe 4 biţi (care reprezintă o cifră zecimală) şi calculează la ieşire 7 semnale logice, care comandă cele 7 segemente ale unui afişaj [[Dispozitiv de IO: Afișajul cu 7 segmente]].
 
'''Indicaţie''': Transcodorul binar – 7 segmente are la intrare un număr binar pe 4 biţi (care reprezintă o cifră zecimală) şi calculează la ieşire 7 semnale logice, care comandă cele 7 segemente ale unui afişaj [[Dispozitiv de IO: Afișajul cu 7 segmente]].
 
Pentru numerele 10-15, vom comanda afişarea simbolului E (pentru eroare).
 
Pentru numerele 10-15, vom comanda afişarea simbolului E (pentru eroare).
−
 
−
==Exemplul 6==
 
−
 
−
Descrieţi în Verilog un circuit care incrementează numărul de la intrare (pe patru biţi) numai dacă intrarea de comandă este 1.
 
  
 
==Temă==
 
==Temă==
  
 +
# Descrieţi funcţia unui comparator folosind instrucţiunea assign, respectiv instrucţiunea if:
 +
## pentru două intrări de 1 bit şi o ieşire care este activă când intrările sunt egale;
 +
## pentru două intrări de câte 3 biţi, cu o ieşire care este activă când intrările sunt egale;
 +
## pentru două intrări de câte 3 biţi, cu trei ieşiri care semnalează cele trei cazuri.
 
# Descrieţi un multiplexor cu 2 biţi de selecţie folosind  
 
# Descrieţi un multiplexor cu 2 biţi de selecţie folosind  
 
## instrucţiunea assign condiţionată;
 
## instrucţiunea assign condiţionată;
 
## instrucţiunea assign şi expresii logice.
 
## instrucţiunea assign şi expresii logice.
−
# Modificaţi exemplul 5, considerând că intrarea este o cifră hexazecimală. '''Indicaţie''': Pentru valorile 9-15 pe intrare nu se va afişa eroare (E), ci cifrele corespunzătoare din baza 16, simbolizate cu A, b, C, d, E, F.
+
# Modificaţi exemplul 5, considerând că intrarea este o cifră hexazecimală.
−
# Descrieţi în Verilog o schemă care conţine circuitul incrementator (din exemplul 6) şi transcodorul binar - 7 segmente (din exemplul 5). Simulaţi funcţionarea acestui circuit.
+
''Indicaţie: Pentru valorile 9-15 pe intrare nu se va afişa eroare (E), ci cifrele corespunzătoare din baza 16, simbolizate cu A, b, C, d, E, F.''
 +
# Descrieţi în Verilog o schemă care conţine circuitul incrementator (din exemplul 4) şi transcodorul binar - 7 segmente (din exemplul 5). Simulaţi funcţionarea acestui circuit.
  
 
==Reguli de bună practică==
 
==Reguli de bună practică==
 +
* Atunci când descriem circuite combinaţionale, pentru instrucţiunea if se precizează şi else, chiar dacă nu se petrece nimic. De exemplu:
 +
 +
<syntaxhighlight lang="verilog">
 +
a_lt_b = 0;
 +
if (a<b) a_lt_b = 1;
 +
    else ;
 +
</syntaxhighlight>
  
−
Pentru case se scrie întotdeauna şi cazul default, chiar dacă am precizat toate configuraţiile binare posibile (aceasta se face pentru cazul în care valoarea expresiei nu este cunoscută, sau altfel spus are "valoarea" x).
+
* Pentru case se scrie întotdeauna şi cazul default, chiar dacă am precizat toate configuraţiile binare posibile (aceasta se face pentru cazul în care valoarea expresiei nu este cunoscută, sau altfel spus are "valoarea" x).

Versiunea de la data 8 martie 2015 21:49

Descriere comportamentală, atribuire continuă, instrucţiuni condiţionale, folosirea blocurilor always pentru descrierea circuitelor combinaţionale.

În seminarul anterior circuitele au fost descrise prin intermediul schemei lor. În acest seminar veţi învăţa alte modalităţi de descriere a circuitelor combinaţionale, pornind de la funcţia realizată de circuit.

Cuvinte cheie: atribuirea condiţionată, proces, listă de senzitivităţi

Sintaxa Verilog: assign, always, if, case

Verilog este un HDL, un limbaj de descriere hardware şi are numite caracteristici care derivă din faptul că limbajul este destinat descrierii, simulării şi sintezei unor circuite (şi nu execuţiei unor algoritmi). Astfel, anumite instrucţiuni precum assign şi always descriu (reprezintă) procese care se execută în paralel. Cu ajutorul lor se poate modela comportamentul unor circuite a căror ieşire se modifică de câte ori apare o modificare a semnalelor de la intrare.

Exercițiul 1

Descrieţi în Verilog un circuit de selecţie cu două intrări (şi un bit de selecţie), folosind:

  1. instrucţiunea de atribuire;
  2. instrucţiunea de atribuire condiţionată.

Explicaţie suplimentară

Acest exerciţiu se referă la circuitul descris în seminarul 1, exerciţiile 1-2. La punctul 1 se va folosi expresia logică dedusă din circuitul respectiv. Pentru punctul 2, descriem direct funcţia pe care o realizează acest circuit: dacă s == 1, y = b, iar dacă s == 0, y = a.

Figură:cidsem1fig1.png

Exercițiul 2

Scrieţi funcţia de selecţie realizată de circuitul din exemplul anterior folosind instrucţiunea if. Simulaţi comparativ funcţionarea circuitului cu implementarea din acest exerciţiu şi exerciţiul 1, punctul 2.

Explicaţie suplimentară

Pentru a descrie un circuit combinaţionaţional cu ajutorul unei instrucţiuni if, folosim blocuri always. Reţineţi că în general, în Verilog, instrucţiunea if se foloseşte numai în blocuri always.

Exercițiul 3

Descrieţi un multiplexor cu 4 intrări şi 2 biţi de selecţie folosind instrucţiunea case. Simulaţi funcţionarea circuitului.

Explicaţie suplimentară

Ca şi instrucţiunea if, case se foloseşte numai într-un bloc always; variabilele care sunt atribuite trebuie să fie declarate de tip reg.

Exercițiul 4

Descrieţi în Verilog un circuit care incrementează numărul de la intrare (pe patru biţi) numai dacă intrarea de comandă este 1.

Exercițiul 5

Descrieţi un transcodor BCD - 7 segmente folosind instrucţiunea case.

Indicaţie: Transcodorul binar – 7 segmente are la intrare un număr binar pe 4 biţi (care reprezintă o cifră zecimală) şi calculează la ieşire 7 semnale logice, care comandă cele 7 segemente ale unui afişaj Dispozitiv de IO: Afișajul cu 7 segmente. Pentru numerele 10-15, vom comanda afişarea simbolului E (pentru eroare).

Temă

  1. Descrieţi funcţia unui comparator folosind instrucţiunea assign, respectiv instrucţiunea if:
    1. pentru două intrări de 1 bit şi o ieşire care este activă când intrările sunt egale;
    2. pentru două intrări de câte 3 biţi, cu o ieşire care este activă când intrările sunt egale;
    3. pentru două intrări de câte 3 biţi, cu trei ieşiri care semnalează cele trei cazuri.
  2. Descrieţi un multiplexor cu 2 biţi de selecţie folosind
    1. instrucţiunea assign condiţionată;
    2. instrucţiunea assign şi expresii logice.
  3. Modificaţi exemplul 5, considerând că intrarea este o cifră hexazecimală.

Indicaţie: Pentru valorile 9-15 pe intrare nu se va afişa eroare (E), ci cifrele corespunzătoare din baza 16, simbolizate cu A, b, C, d, E, F.

  1. Descrieţi în Verilog o schemă care conţine circuitul incrementator (din exemplul 4) şi transcodorul binar - 7 segmente (din exemplul 5). Simulaţi funcţionarea acestui circuit.

Reguli de bună practică

  • Atunci când descriem circuite combinaţionale, pentru instrucţiunea if se precizează şi else, chiar dacă nu se petrece nimic. De exemplu:
a_lt_b = 0;
if (a<b) a_lt_b = 1;
    else ;
  • Pentru case se scrie întotdeauna şi cazul default, chiar dacă am precizat toate configuraţiile binare posibile (aceasta se face pentru cazul în care valoarea expresiei nu este cunoscută, sau altfel spus are "valoarea" x).
Adus de la „http://wiki.dcae.pub.ro/index.php?title=CID_Seminar_2&oldid=2518”