Diferență între revizuiri ale paginii „CID Lab Lucrarea 1”
De la WikiLabs
Jump to navigationJump to search| Linia 2: | Linia 2: | ||
* Logică booleană și sisteme de numerație | * Logică booleană și sisteme de numerație | ||
| − | * Noțiuni de sintaxă [[Verilog]] ([[Verilog#Interfața modulelor Verilog|interfață]], implementare cu blocuri '''assign''' și blocuri de instanțiere, operatori) | + | * Noțiuni de sintaxă [[Verilog]] ([[Verilog#Module (sintetizabile)|module]], [[Verilog#Interfața modulelor Verilog|interfață]], implementare cu blocuri '''assign''' și blocuri de instanțiere, operatori) |
* Module de test [[Verilog]] (blocuri '''initial''') | * Module de test [[Verilog]] (blocuri '''initial''') | ||
* Utilizarea programului de simulare [[ModelSim]] | * Utilizarea programului de simulare [[ModelSim]] | ||
Versiunea de la data 16 februarie 2012 12:16
Noțiuni și cunoștințe necesare
- Logică booleană și sisteme de numerație
- Noțiuni de sintaxă Verilog (module, interfață, implementare cu blocuri assign și blocuri de instanțiere, operatori)
- Module de test Verilog (blocuri initial)
- Utilizarea programului de simulare ModelSim
Cerințe
- Descrieți în Verilog o poartă ȘI. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
- Descrieți în Verilog o poartă SAU. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
- Descrieți în Verilog o poartă SAU EXCLUSIV. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
- Descrieți în Verilog o poartă SI NU. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
- Descrieți în Verilog o poartă SAU NU. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
- Descrieți în Verilog o poartă SAU NU EXCLUSIV. Scrieți un modul de test pentru acest circuit în care să-l testați exhaustiv (toate combinațiile posibile de intrări). Simulați circuitul în ModelSim.
- Descrieți în Verilog un scăzător pe 16 biți. Scrieți un modul de test pentru acest circuit în care să-l testați 4 - 5 seturi de valori de intrare, inclusiv situații limită (valori foarte mari/ foarte mici, etc.). Simulați circuitul în ModelSim.
- Descrieți în Verilog un înmulțitor pe 8 biți. Scrieți un modul de test pentru acest circuit în care să-l testați 4 - 5 seturi de valori de intrare, inclusiv situații limită (valori foarte mari/ foarte mici, etc.). Simulați circuitul în ModelSim.
