Diferență între revizuiri ale paginii „CID Lab Lucrarea 6”
De la WikiLabs
Jump to navigationJump to search| Linia 37: | Linia 37: | ||
--> | --> | ||
| + | <!-- | ||
== Cerințe suplimentare (opționale) == | == Cerințe suplimentare (opționale) == | ||
Realizați un modul Verilog care să permită stocarea unor figuri de afișaj pe 7 segmente într-o memorie RAM, apoi să afișeze conținutul memoriei deplasându-se de la dreapta la stânga, pe afișajul cu 7 segmente. | Realizați un modul Verilog care să permită stocarea unor figuri de afișaj pe 7 segmente într-o memorie RAM, apoi să afișeze conținutul memoriei deplasându-se de la dreapta la stânga, pe afișajul cu 7 segmente. | ||
| + | --> | ||
Versiunea de la data 27 aprilie 2014 08:38
Noțiuni și cunoștințe necesare
- Logică booleană și sisteme de numerație
- Sintaxă Verilog
- Utilizarea programului de simulare ModelSim
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Memorii ROM
- Circuite secvențiale, Numărătorul
- Automate, Tastatura PS2
