Diferență între revizuiri ale paginii „Circuite integrate digitale (seminar)”
De la WikiLabs
Jump to navigationJump to searchCbira (discuție | contribuții) |
Cbira (discuție | contribuții) |
||
| Linia 3: | Linia 3: | ||
* [[CID Seminar 1]] - Introducere în Verilog (variabile, blocuri, module de test, module funcționale și instanțiere) | * [[CID Seminar 1]] - Introducere în Verilog (variabile, blocuri, module de test, module funcționale și instanțiere) | ||
* [[CID Seminar 2]] - Instrucţiuni condiţionate, folosirea instrucţiunii ''always'' pentru definirea circuitelor combinaţionale | * [[CID Seminar 2]] - Instrucţiuni condiţionate, folosirea instrucţiunii ''always'' pentru definirea circuitelor combinaţionale | ||
| − | * [[CID Seminar 3]][[CID_Seminar_EN]] - Circuite secvențiale (semnalul de ceas, procese ''always'' și ''initial'' vs. ''assign'', bistabil D) | + | * [[CID Seminar 3]] [[CID_Seminar_EN]] - Circuite secvențiale (semnalul de ceas, procese ''always'' și ''initial'' vs. ''assign'', bistabil D) |
* [[CID Seminar 4]] - Numărătoare şi circuite cu numărătoare | * [[CID Seminar 4]] - Numărătoare şi circuite cu numărătoare | ||
* [[CID Seminar 5]] - Descrierea memoriilor în Verilog | * [[CID Seminar 5]] - Descrierea memoriilor în Verilog | ||
Versiunea de la data 5 aprilie 2018 08:16
Plecând de la noțiunile prezentate la curs, seminarul de Circuite Integrate Digitale introduce noțiunea de limbaj de descriere hardware (HDL) și are rolul de a familiariza studentul cu limbajul Verilog, precum și cu programe de sinteză și simulare a circuitelor digitale (QuartusII sau ModelSim).
- CID Seminar 1 - Introducere în Verilog (variabile, blocuri, module de test, module funcționale și instanțiere)
- CID Seminar 2 - Instrucţiuni condiţionate, folosirea instrucţiunii always pentru definirea circuitelor combinaţionale
- CID Seminar 3 CID_Seminar_EN - Circuite secvențiale (semnalul de ceas, procese always și initial vs. assign, bistabil D)
- CID Seminar 4 - Numărătoare şi circuite cu numărătoare
- CID Seminar 5 - Descrierea memoriilor în Verilog
- CID Seminar 6 - Automate finite
Puteți dowloada programele folosite de pe site-ul Altera:
https://dl.altera.com/13.0sp1/?edition=web
