Diferență între revizuiri ale paginii „Arhitectura Sistemelor de Calcul”

De la WikiLabs
Jump to navigationJump to search
Linia 19: Linia 19:
 
/opt/intelFPGA_lite/18.1/modelsim_ase/bin
 
/opt/intelFPGA_lite/18.1/modelsim_ase/bin
  
== [http://users.dcae.pub.ro/~zhascsi/exam/asc/asc_1.pdf numarul 1] ==
+
== [http://users.dcae.pub.ro/~zhascsi/exam/asc/asc_1.pdf colocviu] ==
  
== [http://users.dcae.pub.ro/~zhascsi/exam/asc/asc_2.pdf numarul 2] ==
+
== [http://users.dcae.pub.ro/~zhascsi/exam/asc/part.txt refacere partial] ==

Versiunea de la data 23 ianuarie 2020 12:37

  1. Laboratorul 1
  2. Laboratorul 2
  3. Laboratorul 4
  4. Laboratorul 6

Tutoriale

Quartus New Project Tutorial

Verilog Quick Reference Guide

Suport software

Quartus II Web Edition 14.1.

(Pentru o instalare minimală selectați doar Cyclone V din lista de familii FPGA suportate)

Pentru a seta calea simulatorului Modelsim pentru Quartus Lite 18.1 din meniul Tools -> Options ... -> EDA Tool Options se alege pentru ModelSim Altera calea /opt/intelFPGA_lite/18.1/modelsim_ase/bin

colocviu

refacere partial