CID Seminar 3

În acest seminar veţi învăţa ce este un ciruit secevențial și cum se descrie acesta în Verilog.

Cuvinte cheie: clock, flip-flop, circuit sincron/ asincron, atribuire blocking/ non-blocking

Sintaxă Verilog: always, initial, forever

Circuitele digitale pot fi de două tipuri:

1. circuite logice combinaționale (CLC) - sunt circuite asincrone - pot fi descrise fie folosind instrucțiuni de tip assign, fie folosind procese de tip always
2. circuite secvențiale - sunt circuite sincrone cu ceasul - pot fi descrise folosind doar procese de tip always

Exemplul 1

Descrieți în Verilog circuitul din figura 1, folosind o instrucțiune assign, respectiv un proces always.

Explicaţie suplimentară

Când utilizați assign - semnalul trebuie declarat de tip wire.

Când utilizați always sau initial - semnalul trebuie declarat de tip reg.

Exemplul 2

Descrieți în Verilog un semnal de ceas cu perioada 6 unități de timp.

Explicaţie suplimentară

Pe ieșirile unui CLC poate să apară hazard. Pentru a elimina hazardul, ieșirile unui CLC pot fi sincronizate cu un semnal suplimentar, numit semnal de ceas (clock). Semnalul de ceas are următoarele proprietăți:

1. Este semnal dreptunghiular (la fel ca toate celelalte semnale digitale)
2. Este un semnal periodic
3. Este singurul semnal dintr-un sistem digital care este activ pe front. Toate celelalte semnale prezente într-un sistem digital sunt active pe palier.

Modalitatea cea mai simplă prin care se poate genera un semnal de ceas în Verilog este folosind un proces initial și o buclă forever. După instrucțiunea forever nu se mai adaugă nici o instrucțiune, deoarece ea nu se va executa niciodată.

Exemplul 3

Să se descrie în Verilog un bistabil D cu următoarele caracteristici:

• semnal de ceas activ pe frontul pozitiv
• intrare de reset sincronă cu ceasul şi semnal de reset activ pe palierul de 0

Exemplul 4

Să se descrie în Verilog un bistabil D cu următoarele caracteristici:

• semnal de ceas activ pe frontul negativ
• intrare de set asincronă cu ceasul și semnal de set activ pe palierul de 1

Explicaţie suplimentară

Circuitul cel mai des folosit pentru a sincroniza un semnal oarecare cu ceasul este bistabilul D (numit și flip-flop FF). Bistabilul D din exemplul 3 are următoarele porturi:

• Clk – intrarea de ceas, activă pe frontul pozitiv
• D – intrarea de date
• nReset – intrare asincronă/sincronă cu semnalul de ceas; nReset activ pe palierul de 0
• Q – ieşirea circuitului

Faptul că nReset e o intrare asincronă cu ceasul, în contextul procesului always, înseamnă că atunci când nReset devine activ (adică 0), indiferent de valoarea prezentă pe intrarea de date D, ieşirea circuitului va deveni 0 instantaneu.

În schimb, dacă nReset e o intrare sincronă cu ceasul, în contextul procesului always, acest lucru înseamnă că, atunci când nReset devine activ (adică 0), indiferent de valoarea prezentă pe intrarea de date D, ieşirea circuitului va deveni 0 doar în momentul când apare frontul activ al ceasului.

Observație: Semnalul de reset va fi întotdeauna sincron cu ceasul, adica își va schimba valoarea din 1 în 0 sau invers întotdeauna pe frontul activ al ceasului!!!

Descrierea unui bistabil în Verilog la nivel RTL este posibilă doar folosind procese de tip always, având în lista de sensitivități cel puțin frontul pozitiv al ceasului.

Mai mult, în procesele cu ceas, se atribuie valori semnalelor folosind atribuirea de tip non-blocking (cu operatorul <=, care în acest context înseamnă "ia valoarea", şi NU mai mic sau egal!!!), spre deosebire de procesele always ce descriu circuite pur combinaționale și unde atribuirea de valori noi se face folosind doar atribuirea de tip blocking (cu operatorul =).

Exemplul 5

Descrieţi un transcodor BCD - 7 segmente folosind instrucţiunea case.

Indicaţie: Transcodorul binar – 7 segmente are la intrare un număr binar pe 4 biţi (care reprezintă o cifră zecimală) şi calculează la ieşire 7 semnale logice, care comandă cele 7 segemente ale unui afişaj Dispozitiv de IO: Afișajul cu 7 segmente. Pentru numerele 10-15, vom comanda afişarea simbolului E (pentru eroare).

Exemplul 6

Descrieţi în Verilog un circuit care incrementează numărul de la intrare (pe patru biţi) numai dacă intrarea de comandă este 1.

Temă

1. Descrieţi un multiplexor cu 2 biţi de selecţie folosind
   1. instrucţiunea assign condiţionată;
   2. instrucţiunea assign şi expresii logice.
2. Modificaţi exemplul 5, considerând că intrarea este o cifră hexazecimală. Indicaţie: Pentru valorile 9-15 pe intrare nu se va afişa eroare (E), ci cifrele corespunzătoare din baza 16, simbolizate cu A, b, C, d, E, F.
3. Descrieţi în Verilog o schemă care conţine circuitul incrementator (din exemplul 6) şi transcodorul binar - 7 segmente (din exemplul 5). Simulaţi funcţionarea acestui circuit.

Reguli de bună practică

Pentru case se scrie întotdeauna şi cazul default, chiar dacă am precizat toate configuraţiile binare posibile (aceasta se face pentru cazul în care valoarea expresiei nu este cunoscută, sau altfel spus are "valoarea" x).