Contribuții utilizator

De la WikiLabs

(cele mai noi | cele mai vechi) Vezi (50 mai noi | 50 mai vechi) (20 | 50 | 100 | 250 | 500)

• 20 septembrie 2024 11:31 dif ist 0‎ N Fișier:Buffer gate (2023).png ‎ actuală
• 20 septembrie 2024 11:30 dif ist 0‎ N Fișier:Schema principiu tb (2023).png ‎ actuală
• 20 septembrie 2024 11:30 dif ist 0‎ N Fișier:Schema principiu instantiere (2023).png ‎ actuală
• 20 septembrie 2024 11:29 dif ist +8.810‎ N CID aplicatii 1 : Generare de forme de unda (2023) ‎ Pagină nouă: În această sesiune de aplicații vom învăța cum să generăm semnale digitale cu ajutorul limbajului Verilog. Generarea de semnale este utilizată în testarea prin simulare a... actuală
• 20 septembrie 2024 11:29 dif ist 0‎ N Fișier:Clock and data wave (2023).png ‎ actuală
• 20 septembrie 2024 11:29 dif ist 0‎ N Fișier:Clock wave (2023).png ‎ actuală
• 20 septembrie 2024 11:28 dif ist 0‎ N Fișier:CID Aplicatii1 ex1 (2023).svg ‎ actuală
• 20 septembrie 2024 11:28 dif ist 0‎ N Fișier:CircuitTestbench (2023).png ‎ actuală
• 20 septembrie 2024 11:27 dif ist +6.385‎ N Domenii conexe (2023) ‎ Pagină nouă: ==Introducere== Aceasta pagina exista pentru a va oferi cateva directii de invatare/cercetare, in cazul in care v-a placut aceasta materie si sunteti entuziasmati sa o aprofundati.... actuală
• 20 septembrie 2024 11:26 dif ist 0‎ Verilog (2023) ‎ actuală
• 20 septembrie 2024 11:25 dif ist +3.208‎ N Circuite secvențiale (2023) ‎ Pagină nouă: Circuitele secvențiale sunt circuitele care sunt sincronizate de un semnal de ceas, adică ale căror ieșiri nu se modifică decât pe frontul pozitiv (sau negativ, în funcție... actuală
• 20 septembrie 2024 11:25 dif ist 0‎ N Fișier:Seq3 (2023).png ‎ actuală
• 20 septembrie 2024 11:25 dif ist 0‎ N Fișier:Seq2 (2023).png ‎ actuală
• 20 septembrie 2024 11:24 dif ist 0‎ N Fișier:Seq1 (2023).png ‎ actuală
• 20 septembrie 2024 11:24 dif ist 0‎ N Fișier:Seq0 (2023).png ‎ actuală
• 20 septembrie 2024 11:23 dif ist +242‎ N Circuite combinaționale (2023) ‎ Pagină nouă: Circuitele combinaționale sunt circuitele care nu au o stare internă, adică ieșirile lor depind exclusiv de intrări. Acestea nu conțin celule de memorare (registre), nu sunt... actuală
• 20 septembrie 2024 11:23 dif ist +27.635‎ N Verilog (2023) ‎ Pagină nouă: == Module (sintetizabile) == Limbajul Verilog este structurat pe module. Fiecare modul reprezintă un circuit care implementează o anume funcție. Spre exemplu un modul poate rep...
• 20 septembrie 2024 11:21 dif ist 0‎ N Fișier:Addertester (2023).png ‎ actuală
• 20 septembrie 2024 11:21 dif ist 0‎ N Fișier:Adder4 (2023).png ‎ actuală
• 20 septembrie 2024 11:21 dif ist 0‎ N Fișier:SyncedAdder (2023).png ‎ actuală
• 20 septembrie 2024 11:20 dif ist 0‎ N Fișier:Adder (2023).png ‎ actuală
• 20 septembrie 2024 11:20 dif ist 0‎ N Fișier:Adder interface (2023).svg ‎ actuală
• 20 septembrie 2024 11:16 dif ist +26‎ Tutorial Vivado (2023) ‎ actuală
• 20 septembrie 2024 11:15 dif ist +8‎ Introducere. Verilog HDL (2023) ‎ actuală
• 20 septembrie 2024 11:14 dif ist +17.435‎ N Introducere. Verilog HDL (2023) ‎ Pagină nouă: == Introducere în Circuite Digitale == thumb|Semnal analogic === Semnale analogice === Începând cu lecțiile de electrocinetică de la ore...
• 20 septembrie 2024 11:13 dif ist 0‎ N Fișier:Xnor (2023).png ‎ actuală
• 20 septembrie 2024 11:13 dif ist 0‎ N Fișier:Nor (2023).png ‎ actuală
• 20 septembrie 2024 11:12 dif ist 0‎ N Fișier:Nand (2023).png ‎ actuală
• 20 septembrie 2024 11:12 dif ist 0‎ N Fișier:Not (2023).png ‎ actuală
• 20 septembrie 2024 11:12 dif ist 0‎ N Fișier:Or (2023).png ‎ actuală
• 20 septembrie 2024 11:11 dif ist 0‎ N Fișier:And (2023).png ‎ actuală
• 20 septembrie 2024 11:11 dif ist 0‎ N Fișier:CMOS inverter (2023).png ‎ actuală
• 20 septembrie 2024 11:11 dif ist 0‎ N Fișier:Not gate (2023).png ‎ actuală
• 20 septembrie 2024 11:10 dif ist 0‎ N Fișier:Digital.signal (2023).svg ‎ actuală
• 20 septembrie 2024 11:10 dif ist 0‎ N Fișier:Quantized.signal (2023).svg ‎ actuală
• 20 septembrie 2024 11:09 dif ist 0‎ N Fișier:Sampled.signal (2023).svg ‎ actuală
• 20 septembrie 2024 11:09 dif ist 0‎ N Fișier:Analogic sig (2023).png ‎ actuală
• 20 septembrie 2024 11:08 dif ist +2.840‎ N Pynq-Z2 - Pinout (2023) ‎ Pagină nouă: ==Pynq-Z2 - Pinout== Aici veti gasi lista cu corespondenta pin<->componenta pentru placa Pynq-Z2. Aceasta se foloseste fie in fisierul XDC cu constrangeri fie in elaboration cand... actuală
• 20 septembrie 2024 11:08 dif ist +5.377‎ N Boolean Board - Pinout (2023) ‎ Pagină nouă: ==Boolean Board - Pinout== Aici veți găsi lista cu corespondența pin - componentă pentru placa Boolean Board de la Real Digital. Aceasta se folosește fie în fișierul XDC cu... actuală
• 20 septembrie 2024 11:07 dif ist 0‎ N Fișier:Afisaj7Segmente (2023).png ‎ actuală
• 20 septembrie 2024 11:07 dif ist 0‎ N Fișier:Boolean board (2023).png ‎ actuală
• 20 septembrie 2024 11:07 dif ist +3.861‎ N FPGA - Introducere (2023) ‎ Pagină nouă: FPGA-ul (Field-programmable gate array) este un circuit programabil, capabil sa implementeze un anumit circuit definit de utilizator si este format dintr-o matrice de blocuri progr... actuală
• 20 septembrie 2024 11:06 dif ist 0‎ N Fișier:Fpgaimg (2023).PNG ‎ actuală
• 20 septembrie 2024 11:05 dif ist 0‎ N Fișier:Fpga3 (2023).png ‎ actuală
• 20 septembrie 2024 11:05 dif ist 0‎ N Fișier:Fpga2 (2023).png ‎ actuală
• 20 septembrie 2024 11:05 dif ist 0‎ N Fișier:Fpga1 (2023).png ‎ actuală
• 20 septembrie 2024 11:04 dif ist +9.623‎ N Tutorial Vivado (2023) ‎ Pagină nouă: == Instalare Vivado == Pentru a instala utilitarul Vivado, acesta trebuie descarcat de pe site-ul [https://www.xilinx.com/support/download.html Xilinx], alegand versiunea potrivita...
• 20 septembrie 2024 11:04 dif ist 0‎ N Fișier:Vivado tutorial pas1 (2023).png ‎ actuală
• 20 septembrie 2024 10:52 dif ist 0‎ N Fișier:Vivado tutorial sinteza pasul9 (2023).png ‎ actuală
• 20 septembrie 2024 10:52 dif ist 0‎ N Fișier:Vivado tutorial sinteza pasul8 (2023).png ‎ actuală

(cele mai noi | cele mai vechi) Vezi (50 mai noi | 50 mai vechi) (20 | 50 | 100 | 250 | 500)