Contribuții utilizator

De la WikiLabs

Pentru Vserbu discuție jurnal blocări încărcări jurnale

Jump to navigation Jump to search

20 septembrie 2024 11:41 dif ist 0‎ N Fișier:7LED display (2023).PNG ‎ actuală
20 septembrie 2024 11:41 dif ist 0‎ N Fișier:Decoder (2023).PNG ‎ actuală
20 septembrie 2024 11:40 dif ist 0‎ N Fișier:ROM memory (2023).PNG ‎ actuală
20 septembrie 2024 11:40 dif ist +14.623‎ N CID aplicatii 3 : Circuite combinationale elementare (2023) ‎ Pagină nouă: ==Teorie== Acest laborator are ca scop scrierea unor circuite combinationale simple si explorarea variantelor de sintaxa diferite ce ajung sa ofere aceeasi functionalitate. Sintax... actuală
20 septembrie 2024 11:39 dif ist 0‎ N Fișier:Sumator 8b general (2023).png ‎ actuală
20 septembrie 2024 11:39 dif ist 0‎ N Fișier:Demux2 general (2023).png ‎ actuală
20 septembrie 2024 11:39 dif ist 0‎ N Fișier:Wavedrom mux4 (2023).png ‎ actuală
20 septembrie 2024 11:38 dif ist 0‎ N Fișier:Mux general (2023).png ‎ actuală
20 septembrie 2024 11:38 dif ist 0‎ N Fișier:Wavedrom mux2 (2023).png ‎ actuală
20 septembrie 2024 11:38 dif ist 0‎ N Fișier:Mux2 schema interna (2023).png ‎ actuală
20 septembrie 2024 11:38 dif ist 0‎ N Fișier:Mux2 general (2023).png ‎ actuală
20 septembrie 2024 11:37 dif ist 0‎ N Fișier:W3 exemplu rezolvat (2023).png ‎ actuală
20 septembrie 2024 11:37 dif ist 0‎ N Fișier:(2023).png ‎ actuală
20 septembrie 2024 11:36 dif ist 0‎ N Fișier:W2 exemplu nand (2023).zip ‎ actuală
20 septembrie 2024 11:35 dif ist +23.736‎ N CID aplicatii 2 : Instantiere si porti logice (2023) ‎ Pagină nouă: ==Teorie: incapsulare si instantiere== Unitatile constructive de baza din care se formeaza circuitele digitale se numesc porti logice. Acestea implementeaza functii logice si prin... actuală
20 septembrie 2024 11:34 dif ist 0‎ N Fișier:Schema and4 4b din and4 1b v2 (2023).png ‎ actuală
20 septembrie 2024 11:34 dif ist 0‎ N Fișier:Wavedrom and4 4b (2023).png ‎ actuală
20 septembrie 2024 11:34 dif ist 0‎ N Fișier:Schema and4 4b din and4 1b v1 (2023).png ‎ actuală
20 septembrie 2024 11:33 dif ist 0‎ N Fișier:Schema and4 din and2 v2 (2023).png ‎ actuală
20 septembrie 2024 11:33 dif ist 0‎ N Fișier:Schema or4 din or2 (2023).png ‎ actuală
20 septembrie 2024 11:33 dif ist 0‎ N Fișier:Wavedrom and4 (2023).png ‎ actuală
20 septembrie 2024 11:33 dif ist 0‎ N Fișier:Schema and4 din and2 (2023).png ‎ actuală
20 septembrie 2024 11:32 dif ist 0‎ N Fișier:NAND2 FPGA (2023).png ‎ actuală
20 septembrie 2024 11:32 dif ist 0‎ N Fișier:Exemplu rezolvat nand forme de unda (2023).png ‎ actuală
20 septembrie 2024 11:32 dif ist 0‎ N Fișier:Schema exemplu rezolvat (2023).png ‎ actuală
20 septembrie 2024 11:31 dif ist 0‎ N Fișier:Mux2 schema interna 2 (2023).png ‎ actuală
20 septembrie 2024 11:31 dif ist 0‎ N Fișier:Buffer gate (2023).png ‎ actuală
20 septembrie 2024 11:30 dif ist 0‎ N Fișier:Schema principiu tb (2023).png ‎ actuală
20 septembrie 2024 11:30 dif ist 0‎ N Fișier:Schema principiu instantiere (2023).png ‎ actuală
20 septembrie 2024 11:29 dif ist +8.810‎ N CID aplicatii 1 : Generare de forme de unda (2023) ‎ Pagină nouă: În această sesiune de aplicații vom învăța cum să generăm semnale digitale cu ajutorul limbajului Verilog. Generarea de semnale este utilizată în testarea prin simulare a... actuală
20 septembrie 2024 11:29 dif ist 0‎ N Fișier:Clock and data wave (2023).png ‎ actuală
20 septembrie 2024 11:29 dif ist 0‎ N Fișier:Clock wave (2023).png ‎ actuală
20 septembrie 2024 11:28 dif ist 0‎ N Fișier:CID Aplicatii1 ex1 (2023).svg ‎ actuală
20 septembrie 2024 11:28 dif ist 0‎ N Fișier:CircuitTestbench (2023).png ‎ actuală
20 septembrie 2024 11:27 dif ist +6.385‎ N Domenii conexe (2023) ‎ Pagină nouă: ==Introducere== Aceasta pagina exista pentru a va oferi cateva directii de invatare/cercetare, in cazul in care v-a placut aceasta materie si sunteti entuziasmati sa o aprofundati.... actuală
20 septembrie 2024 11:26 dif ist 0‎ Verilog (2023) ‎ actuală
20 septembrie 2024 11:25 dif ist +3.208‎ N Circuite secvențiale (2023) ‎ Pagină nouă: Circuitele secvențiale sunt circuitele care sunt sincronizate de un semnal de ceas, adică ale căror ieșiri nu se modifică decât pe frontul pozitiv (sau negativ, în funcție... actuală
20 septembrie 2024 11:25 dif ist 0‎ N Fișier:Seq3 (2023).png ‎ actuală
20 septembrie 2024 11:25 dif ist 0‎ N Fișier:Seq2 (2023).png ‎ actuală
20 septembrie 2024 11:24 dif ist 0‎ N Fișier:Seq1 (2023).png ‎ actuală
20 septembrie 2024 11:24 dif ist 0‎ N Fișier:Seq0 (2023).png ‎ actuală
20 septembrie 2024 11:23 dif ist +242‎ N Circuite combinaționale (2023) ‎ Pagină nouă: Circuitele combinaționale sunt circuitele care nu au o stare internă, adică ieșirile lor depind exclusiv de intrări. Acestea nu conțin celule de memorare (registre), nu sunt... actuală
20 septembrie 2024 11:23 dif ist +27.635‎ N Verilog (2023) ‎ Pagină nouă: == Module (sintetizabile) == Limbajul Verilog este structurat pe module. Fiecare modul reprezintă un circuit care implementează o anume funcție. Spre exemplu un modul poate rep...
20 septembrie 2024 11:21 dif ist 0‎ N Fișier:Addertester (2023).png ‎ actuală
20 septembrie 2024 11:21 dif ist 0‎ N Fișier:Adder4 (2023).png ‎ actuală
20 septembrie 2024 11:21 dif ist 0‎ N Fișier:SyncedAdder (2023).png ‎ actuală
20 septembrie 2024 11:20 dif ist 0‎ N Fișier:Adder (2023).png ‎ actuală
20 septembrie 2024 11:20 dif ist 0‎ N Fișier:Adder interface (2023).svg ‎ actuală
20 septembrie 2024 11:16 dif ist +26‎ Tutorial Vivado (2023) ‎ actuală
20 septembrie 2024 11:15 dif ist +8‎ Introducere. Verilog HDL (2023) ‎ actuală

Adus de la „http://wiki.dcae.pub.ro/index.php/Special:Contribuții/Vserbu”

Meniu de navigare