CID Lab Lucrarea 1: Diferență între versiuni
De la WikiLabs
Jump to navigationJump to search
| Linia 2: | Linia 2: | ||
* [[Introducere în sinteza pe FPGA. Xilinx ISE]] | * [[Introducere în sinteza pe FPGA. Xilinx ISE]] | ||
* | * [[Tutorial Xilinx ISE (13.4)| Utilizarea programului de sinteză Xilinx ISE]] | ||
* [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]] | * [[Introducere. Verilog HDL și ModelSim#Introducere în Circuite Digitale|Logică booleană și sisteme de numerație]] | ||
* Noțiuni de sintaxă [[Verilog]] | * Noțiuni de sintaxă [[Verilog]] | ||
Versiunea de la data 27 februarie 2014 11:50
Noțiuni și cunoștințe necesare
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Logică booleană și sisteme de numerație
- Noțiuni de sintaxă Verilog
Cerințe
Creați un proiect nou în Xilinx ISE, pentru dispozitivul FPGA de pe placa Nexys2. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.
module OrGate(
output out,
input in1,
input in2
);
assign out = in1 | in2;
endmodule
Creați un fișier de constrângeri și scrieți constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:
- in1 conectat la SW0
- in2 conectat la SW7
- out conectat la LD3
Implementați proiectul pe placa Nexys și observați funcționalitatea circuitului descris de proiectul Xilinx ISE.
Recomandări pentru cadrele didactice
- Parcurgerea tutorialului Introducere în sinteza pe FPGA. Xilinx ISE, răspunzându-se la întrebările studenților.
- Implementarea unui exemplu de proiect Xilinx ISE, parcurgându-se tutorialul Xilinx ISE.
