CID Lab Lucrarea 1: Diferență între versiuni

De la WikiLabs
(Exercițiul 6)
(Submiterea Exercițiilor)
Linia 67: Linia 67:
 
== Submiterea Exercițiilor ==
 
== Submiterea Exercițiilor ==
  
Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic.
+
Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic <span style="color: red; font-weight: bold"> și către adresa cid_lab_homework@dcae.pub.ro</span>.
  
 +
O arhivă <span style="color: red; font-weight: bold">zip<span>
 
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
 
*Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
 
*Un fișier de constrângeri, cu extensia .ucf
 
*Un fișier de constrângeri, cu extensia .ucf
 
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
 
*Un fișier de tip proiect Xilinx ISE, cu extensia .xise
  
Subiectul mesajului de e-mail trebuie să respecte formatul [Nume][Prenume][Grupa][Numărul Exercițiului]
+
Subiectul mesajului de e-mail trebuie să respecte formatul <span style="color: red; font-weight: bold">[Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]</span>
  
 
== Recomandări pentru cadrele didactice ==
 
== Recomandări pentru cadrele didactice ==

Versiunea de la data 6 martie 2016 19:49

Noțiuni și cunoștințe necesare

Exemplu

Creați un proiect nou în Xilinx ISE, pentru dispozitivul FPGA de pe placa Nexys2. Creați un fișier sursă Verilog în cadrul proiectului, și copiați modulul următor în fisier.

module OrGate(
	output out,
	input in1,
	input in2
);

assign out = in1 | in2;

endmodule

Creați un fișier de constrângeri și scrieți constrângerile necesare pentru ca intrările și ieșirile circuitului să fie conectate astfel:

  • in1 conectat la SW0: "NET in1 LOC=G18;"
  • in2 conectat la SW7: "NET in2 LOC=R17;"
  • out conectat la LD3: "NET out LOC=K14;"

Implementați proiectul pe placa Nexys și observați funcționalitatea circuitului descris de proiectul Xilinx ISE.

Exercițiul 1

Realizați descrierea în Verilog a modulului cu intrările a, b, c și ieșirea q, cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW2, SW4, respectiv SW6, iar ieșirea q la LD2.

Lab1 ex1.jpg

Exercițiul 2

Realizați descrierea în Verilog a modulului cu intrările a, b, c și ieșirea q, cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW3, SW4, respectiv SW7, iar ieșirea q la LD7.

Lab1 ex2.gif

Exercițiul 3

Realizați descrierea în Verilog a modulului cu intrările a, b, c și ieșirea q, cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW1, SW6, respectiv SW7, iar ieșirea q la LD3.

Lab1 ex3.jpg

Exercițiul 4

Realizați descrierea în Verilog a modulului cu intrările a, b, c și ieșirea q, cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW3, SW4, respectiv SW5, iar ieșirea q la LD6.

Lab1 ex4.png

Exercițiul 5

Realizați descrierea în Verilog a modulului cu intrările a, b, c și ieșirea q, cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW6, respectiv SW7, iar ieșirea q la LD4.

Lab1 ex5.png

Exercițiul 6

Realizați descrierea în Verilog a modulului cu intrările a, b, c și ieșirea q, cu funcționalitatea conform schemei alăturate. Implementați circuitul pe placa Nexys2 conectând intrările a, b, c la SW5, SW4, respectiv SW1, iar ieșirea q la LD5.

Lab1 ex6.png

Submiterea Exercițiilor

Se va rezolva un singur exercițiu, ce va fi selectat de cadrul didactic. Pentru notare, se vor submite următoarele fișiere, către adresa de e-mail indicată de cadrul didactic și către adresa cid_lab_homework@dcae.pub.ro.

O arhivă zip

  • Un fișier Verilog cu extensia .v care conține descrierea Verilog a circuitului
  • Un fișier de constrângeri, cu extensia .ucf
  • Un fișier de tip proiect Xilinx ISE, cu extensia .xise

Subiectul mesajului de e-mail trebuie să respecte formatul [Nume]_[Prenume]_[Grupa]_[Numărul Exercițiului]

Recomandări pentru cadrele didactice