CID Lab Lucrarea 4: Diferență între versiuni
De la WikiLabs
Jump to navigationJump to search
Fără descriere a modificării |
|||
| Linia 12: | Linia 12: | ||
Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați cei mai puțin semnificativi 4 biți [3:0] pe ledurile LD3 - LD0 și biții [26:23] pe ledurile LD7-LD4. Observați variația de viteză. | Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați cei mai puțin semnificativi 4 biți [3:0] pe ledurile LD3 - LD0 și biții [26:23] pe ledurile LD7-LD4. Observați variația de viteză. | ||
== Recomandări pentru cadrul didactic == | |||
Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking) și se va raspunde întrebărilor studenților. | |||
<!-- | <!-- | ||
Versiunea de la data 30 martie 2014 20:30
Noțiuni și cunoștințe necesare
- Logică booleană și sisteme de numerație
- Sintaxă Verilog
- Utilizarea programului de simulare ModelSim
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Memorii ROM, Dispozitiv de IO: Afișajul cu 7 segmente, Circuite secvențiale, Numărătorul
Cerințe
Descrieți în Verilog un numărător pe 32 de biți cu reset sincron. Legați cei mai puțin semnificativi 4 biți [3:0] pe ledurile LD3 - LD0 și biții [26:23] pe ledurile LD7-LD4. Observați variația de viteză.
Recomandări pentru cadrul didactic
Se vor verifica noțiunile de circuite sincrone (blocuri always cu activare pe front, atribuiri non-blocking) și se va raspunde întrebărilor studenților.
