CID Lab Lucrarea 5: Diferență între versiuni
De la WikiLabs
Jump to navigationJump to search
Fără descriere a modificării |
|||
| Linia 6: | Linia 6: | ||
* [[Introducere în sinteza pe FPGA. Xilinx ISE]] | * [[Introducere în sinteza pe FPGA. Xilinx ISE]] | ||
* Utilizarea programului de sinteză [[Tutorial Xilinx ISE|Xilinx ISE]] | * Utilizarea programului de sinteză [[Tutorial Xilinx ISE|Xilinx ISE]] | ||
* [[Circuite secvențiale | * [[Circuite secvențiale]] | ||
* [[ | * [[Memorii RAM]] | ||
== Cerințe == | == Cerințe == | ||
* Descrieți în Verilog o memorie RAM 16x4 cu un port de citire-scriere sincron. | |||
* Legați adresa și data de intrare la switch-uri. | |||
* Legati semnalul de activare a scrierii la unul din butoane (BTN0 ... BTN3). | |||
* Legați ieșirea la leduri. | |||
<!-- | |||
[[Fișier:lab5.png|thumb|Schema bloc a circuitului]] | [[Fișier:lab5.png|thumb|Schema bloc a circuitului]] | ||
| Linia 25: | Linia 31: | ||
Descrieți în Verilog un circuit care să afișeze pe toate ledurile, în același timp, repetitiv, codul morse pentru SOS (. . . - - - . . .). Acest circuit vă poate salva viața! | Descrieți în Verilog un circuit care să afișeze pe toate ledurile, în același timp, repetitiv, codul morse pentru SOS (. . . - - - . . .). Acest circuit vă poate salva viața! | ||
--> | |||
Versiunea de la data 14 aprilie 2014 09:36
Noțiuni și cunoștințe necesare
- Logică booleană și sisteme de numerație
- Sintaxă Verilog
- Utilizarea programului de simulare ModelSim
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Circuite secvențiale
- Memorii RAM
Cerințe
- Descrieți în Verilog o memorie RAM 16x4 cu un port de citire-scriere sincron.
- Legați adresa și data de intrare la switch-uri.
- Legati semnalul de activare a scrierii la unul din butoane (BTN0 ... BTN3).
- Legați ieșirea la leduri.
