CID Lab Lucrarea 5: Diferență între versiuni
De la WikiLabs
Jump to navigationJump to search
Fără descriere a modificării |
Fără descriere a modificării |
||
| Linia 3: | Linia 3: | ||
* [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]] | * [[Introducere. Verilog HDL și ModelSim|Logică booleană și sisteme de numerație]] | ||
* Sintaxă [[Verilog]] | * Sintaxă [[Verilog]] | ||
* Utilizarea programului de simulare [[ModelSim]] | |||
* [[Introducere în sinteza pe FPGA. Xilinx ISE]] | * [[Introducere în sinteza pe FPGA. Xilinx ISE]] | ||
* Utilizarea programului de sinteză [[Tutorial Xilinx ISE|Xilinx ISE]] | * Utilizarea programului de sinteză [[Tutorial Xilinx ISE|Xilinx ISE]] | ||
* [[Circuite secvențiale | * [[Circuite secvențiale]] | ||
* [[ | * [[Memorii RAM]] | ||
== Exemplu == | == Exemplu == | ||
* Se va descrie în Verilog o memorie RAM 16x4b cu un port de citire-scriere sincron. | |||
* Legați adresa la SW7-4 și data de intrare la SW3-0. | |||
* Legati semnalul de activare a scrierii la unul din butoane (BTN0 ... BTN3). | |||
* Legați ieșirea memoriei la LD3-0. | |||
* Scrieți adresele 3 6 și 10 cu valorile 2, 1 respectiv 0, apoi citiți-le în aceeași ordine. | |||
* | |||
* | |||
Versiunea de la data 3 mai 2015 18:46
Noțiuni și cunoștințe necesare
- Logică booleană și sisteme de numerație
- Sintaxă Verilog
- Utilizarea programului de simulare ModelSim
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Circuite secvențiale
- Memorii RAM
Exemplu
- Se va descrie în Verilog o memorie RAM 16x4b cu un port de citire-scriere sincron.
- Legați adresa la SW7-4 și data de intrare la SW3-0.
- Legati semnalul de activare a scrierii la unul din butoane (BTN0 ... BTN3).
- Legați ieșirea memoriei la LD3-0.
- Scrieți adresele 3 6 și 10 cu valorile 2, 1 respectiv 0, apoi citiți-le în aceeași ordine.
