CID Lab Lucrarea 5: Diferență între versiuni
De la WikiLabs
Jump to navigationJump to search
(Pagină nouă: == Noțiuni și cunoștințe necesare == * Logică booleană și sisteme de numerație * Sintaxă Verilog * Utilizarea programului de si...) |
|||
| Linia 13: | Linia 13: | ||
[[Fișier:lab5.png|thumb|Schema bloc a circuitului]] | [[Fișier:lab5.png|thumb|Schema bloc a circuitului]] | ||
* Descrieți în Verilog un divizor de frecvență care să genereze un ceas cu frecvența de 250Hz. Scrieți un modul de test pentru acest circuit în care semnalul de ceas descris în modulul de test să fie aibă exact perioada ceasului prezent pe placa de dezvoltare. Simulați memoria RAM în Modelsim. | * Descrieți în Verilog un divizor de frecvență care să genereze un ceas cu frecvența de ~250Hz. Scrieți un modul de test pentru acest circuit în care semnalul de ceas descris în modulul de test să fie aibă exact perioada ceasului prezent pe placa de dezvoltare. Simulați memoria RAM în Modelsim. | ||
* Descrieți în Verilog un generator de impulsuri cu factor de umplere variabil folosind un registru de numărare de 8 biți. Scrieți un modul de test pentru acest circuit în care semnalul de ceas descris în modulul de test să fie aibă exact perioada ceasului prezent pe placa de dezvoltare. Simulați memoria RAM în Modelsim. | * Descrieți în Verilog un generator de impulsuri cu factor de umplere variabil folosind un registru de numărare de 8 biți. Scrieți un modul de test pentru acest circuit în care semnalul de ceas descris în modulul de test să fie aibă exact perioada ceasului prezent pe placa de dezvoltare. Simulați memoria RAM în Modelsim. | ||
* Folosind modulele anterioare și blocuri de instanțiere, descrieți în Verilog un circuit (numit Blinker) care să respecte schema din figură. Explicați funcționarea circuitului. Sintetizați circuitul legând ieșirile la leduri și configurați FPGA-ul. | * Folosind modulele anterioare și blocuri de instanțiere, descrieți în Verilog un circuit (numit Blinker) care să respecte schema din figură. Explicați funcționarea circuitului. Sintetizați circuitul legând ieșirile la leduri și configurați FPGA-ul. | ||
* | * | ||
== Cerințe suplimentare (opționale) == | == Cerințe suplimentare (opționale) == | ||
Versiunea de la data 8 aprilie 2012 11:47
Noțiuni și cunoștințe necesare
- Logică booleană și sisteme de numerație
- Sintaxă Verilog
- Utilizarea programului de simulare ModelSim
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Circuite secvențiale, Numărătorul
- Divizorul de frecvență. Generator de impulsuri cu factor de umplere variabil. Transmisia seriala a datelor.
Cerințe
- Descrieți în Verilog un divizor de frecvență care să genereze un ceas cu frecvența de ~250Hz. Scrieți un modul de test pentru acest circuit în care semnalul de ceas descris în modulul de test să fie aibă exact perioada ceasului prezent pe placa de dezvoltare. Simulați memoria RAM în Modelsim.
- Descrieți în Verilog un generator de impulsuri cu factor de umplere variabil folosind un registru de numărare de 8 biți. Scrieți un modul de test pentru acest circuit în care semnalul de ceas descris în modulul de test să fie aibă exact perioada ceasului prezent pe placa de dezvoltare. Simulați memoria RAM în Modelsim.
- Folosind modulele anterioare și blocuri de instanțiere, descrieți în Verilog un circuit (numit Blinker) care să respecte schema din figură. Explicați funcționarea circuitului. Sintetizați circuitul legând ieșirile la leduri și configurați FPGA-ul.
